Сверточный Interleaver

Переставьте вводимые символы с помощью набора сдвиговых регистров

Библиотека

Сверточная подбиблиотека Чередования

Описание

Блок Convolutional Interleaver переставляет символы во входном сигнале. Внутренне, это использует набор сдвиговых регистров. Значение задержки kth сдвигового регистра является (k-1) временами параметр Register length step. Количество сдвиговых регистров является значением параметра Rows of shift registers.

Параметр Initial conditions указывает на значения, которые заполняют каждый сдвиговый регистр в начале симуляции (за исключением первого сдвигового регистра, который имеет нулевую задержку). Если Initial conditions является скаляром, то его значение заполняет все сдвиговые регистры кроме первого; если Initial conditions является вектор-столбцом, длина которого является параметром Rows of shift registers, то каждая запись заполняет соответствующий сдвиговый регистр. Значение первого элемента параметра Initial conditions неважно, поскольку первый сдвиговый регистр имеет нулевую задержку.

Этот блок принимает на вход сигнал в виде вектора - столбца или скалярной величины, который может быть действительным или комплексным. Выходной сигнал имеет тот же шаг расчета как входной сигнал.

Блок может принять типы данных int8, uint8, int16, uint16, int32, uint32, boolean, single, double и фиксированная точка. Тип данных этого вывода совпадет с типом данных входного сигнала.

Параметры

Rows of shift registers: Количество сдвиговых регистров, которые блок использует внутренне.
Register length step: Количество дополнительных символов, которые помещаются в каждый регистр последовательного сдвига, где первый регистр содержит нулевые символы.
Initial conditions: Значения, которые заполняют каждый сдвиговый регистр, когда симуляция начинается.

Примеры

Для примера, который использует этот блок, смотрите Сверточное Чередование.

Парный блок

Сверточный Deinterleaver

Ссылки

[1] Кларк, Джордж К. Младший и J. Затвор Каин. Кодирование с коррекцией ошибок для цифровой связи. Нью-Йорк: нажатие пленума, 1981.

[2] Форни, G. D. "Исправляющие пакет Коды младшие для Классического Пульсирующего Канала". Транзакции IEEE на Коммуникациях, издании COM-19, октябрь 1971. 772-781.

[3] Рэмси, J. L. "Реализация оптимального Interleavers". Транзакции IEEE на теории информации, IT-16 (3), май 1970. 338-345.

Расширенные возможности

Генерация кода C/C++
Генерация кода C и C++ с помощью Simulink® Coder™.

Генерация HDL-кода
Сгенерируйте Verilog и код VHDL для FPGA и проекты ASIC с помощью HDL Coder™.

Этот блок поддерживает генерацию HDL-кода с помощью HDL Coder™. HDL Coder обеспечивает дополнительные параметры конфигурации, которые влияют на реализацию HDL и синтезируемую логику. Для получения дополнительной информации о реализациях свойства и ограничения для генерации HDL-кода, видят Сверточный Interleaver в документации HDL Coder.

Представлено до R2006a

Документация Communications Toolbox

Поддержка

Памятка переводчика

1. Если смысл перевода понятен, то лучше оставьте как есть и не придирайтесь к словам, синонимам и тому подобному. О вкусах не спорим.

2. Не дополняйте перевод комментариями “от себя”. В исправлении не должно появляться дополнительных смыслов и комментариев, отсутствующих в оригинале. Такие правки не получится интегрировать в алгоритме автоматического перевода.

3. Сохраняйте структуру оригинального текста - например, не разбивайте одно предложение на два.

4. Не имеет смысла однотипное исправление перевода какого-то термина во всех предложениях. Исправляйте только в одном месте. Когда Вашу правку одобрят, это исправление будет алгоритмически распространено и на другие части документации.

5. По иным вопросам, например если надо исправить заблокированное для перевода слово, обратитесь к редакторам через форму технической поддержки.

Документация