Документация

Представление констант VHDL с агрегатами

По умолчанию кодер представляет константы как скаляры или агрегируется в зависимости от размера и типа данных. Кодер представляет значения, которые являются ^{меньше чем 232} – 1 как целые числа и значения, больше, чем или равный ²³² – 1, как агрегируется. Следующие объявления константы VHDL являются примерами объявлений, сгенерированных по умолчанию для значений меньше чем 32 бита:

CONSTANT coeff1: signed(15 DOWNTO 0) := to_signed(-60, 16); -- sfix16_En16
CONSTANT coeff2: signed(15 DOWNTO 0) := to_signed(-178, 16); -- sfix16_En16

Если вы предпочитаете, чтобы постоянные значения были представлены, как агрегируется, установите Represent constant values by aggregates можно следующим образом:

Предыдущие объявления константы теперь появились бы можно следующим образом:

CONSTANT coeff1: signed(15 DOWNTO 0) := (5 DOWNTO 3 => '0',1 DOWNTO 0 => '0,OTHERS =>'1');
CONSTANT coeff2: signed(15 DOWNTO 0) := (7 => '0',5 DOWNTO 4 => '0',0 => '0',OTHERS =>'1');

Альтернатива командной строки: Используйте функцию generatehdl со свойством UseAggregatesForConst представлять константы в HDL-коде, как агрегируется.

Разворачивание и удаление циклов VHDL

По умолчанию кодер поддерживает циклы VHDL. Однако некоторые инструменты EDA не поддерживают их. Если вы используете такой инструмент наряду с VHDL, можно развернуть и удалить FOR и циклы GENERATE из сгенерированного кода VHDL. Код Verilog уже развернут.

Развернуть и удалить FOR и циклы GENERATE,

Альтернатива командной строки: Используйте функцию generatehdl со свойством LoopUnrolling развернуть и удалить циклы из сгенерированного кода VHDL.

Используя VHDL rising_edge Функция

Кодер может сгенерировать два стиля кода VHDL для проверки возрастающие ребра, когда фильтр работает с регистрами. По умолчанию сгенерированный код проверяет на событие часов, как показано в операторе ELSIF следующего блока процесса VHDL.

Delay_Pipeline_Process : PROCESS (clk, reset)
BEGIN
  IF reset = '1' THEN
    delay_pipeline(0 TO 50) <= (OTHERS => (OTHERS => '0'));
  ELSEIF clk'event AND clk = '1' THEN
    IF clk_enable = '1' THEN
      delay_pipeline(0) <= signed(filter_in);
      delay_pipeline(1 TO 50) <= delay_pipeline(0 TO 49);
    END IF;
  END IF;
END PROCESS Delay_Pipeline_Process ;

Если вы предпочитаете, кодер может произвести код VHDL, который применяет VHDL функция rising_edge вместо этого. Например, оператор ELSIF в предыдущем блоке процесса был бы заменен следующим оператором:

  ELSIF rising_edge(clk) THEN

Использовать функцию rising_edge,

Альтернатива командной строки: Используйте функцию generatehdl со свойством UseRisingEdge использовать VHDL функция rising_edge, чтобы проверять на возрастающие ребра во время операций регистра.

Подавление генерации VHDL встроенные настройки

Настройки VHDL могут быть или встроенными с остальной частью кода VHDL для сущности или внешними в отдельных исходных файлах VHDL. По умолчанию кодер включает настройки для фильтра в рамках сгенерированного кода VHDL. Если вы создаете свои собственные конфигурационные файлы VHDL, подавляете генерацию встроенных настроек.

Подавить генерацию встроенных настроек,

Альтернатива командной строки: Используйте функцию generatehdl со свойством InlineConfigurations подавить генерацию встроенных настроек.

Определение синтаксиса VHDL для конкатенированных нулей

В VHDL конкатенация нулей может быть представлена в двух формах синтаксиса. Одна форма, '0' & '0', безопасна с точки зрения типов. Этот синтаксис является значением по умолчанию. Альтернативный синтаксис, "000000...", может быть легче считать и более компактен, но может привести к неоднозначным типам.

Использовать синтаксис "000000..." для конкатенированных нулей,

Альтернатива командной строки: Используйте функцию generatehdl со свойством SafeZeroConcat использовать синтаксис "000000..." для конкатенированных нулей.

Определение входной обработки типа для операций сложения и операций вычитания

По умолчанию сгенерированный HDL-код работает с входными данными с помощью типов данных, как задано проектом фильтра, и затем преобразовывает результат в заданный тип результата.

Типичные процессоры DSP вводят входные данные броска к типу результата прежде, чем работать с данными. В зависимости от операции результаты могут отличаться. Если вы хотите, чтобы сгенерированный HDL-код обработал результат, вводящий таким образом, используйте опцию Cast before sum можно следующим образом:

Альтернатива командной строки: Используйте функцию generatehdl со свойством CastBeforeSum бросить входные значения к типу результата для операций сложения и операций вычитания.

Подавление директив масштаба времени Verilog

В Verilog кодер генерирует директивы масштаба времени (ˋtimescale) по умолчанию. Эта директива компилятора обеспечивает способ задать различные значения задержки для нескольких модулей в файле Verilog.

Подавить использование ˋtimescale директив,

Альтернатива командной строки: Используйте функцию generatehdl со свойством UseVerilogTimescale подавить использование директив масштаба времени.

Используя комплексные данные и коэффициенты

Кодер поддерживает комплексные коэффициенты и комплексные входные сигналы.

filt = design(fdesign.lowpass,'equiripple','Filterstructure','dffir','SystemObject',true);
generatehdl(filt,numerictype(1,16,15),'InputComplex','on')

ENTITY firfilt IS
   PORT( clk                :   IN    std_logic; 
         clk_enable         :   IN    std_logic; 
         reset              :   IN    std_logic; 
         filter_in_re       :   IN    std_logic_vector(15 DOWNTO 0); -- sfix16_En15
         filter_in_im       :   IN    std_logic_vector(15 DOWNTO 0); -- sfix16_En15
         filter_out_re      :   OUT   std_logic_vector(37 DOWNTO 0); -- sfix38_En31
         filter_out_im      :   OUT   std_logic_vector(37 DOWNTO 0)  -- sfix38_En31
         );

END firfilt;