Simulink®, Stateflow® и Fixed-Point Designer™ являются отдельными инструментами для разработки моделей. Simulink может использоваться без Stateflow или Fixed-Point Designer, но когда Stateflow или Fixed-Point Designer используются, Simulink требуется.
Simulink и Stateflow тесно интегрируются и весьма зависимы друг из друга. Нет никакого требования для этих инструментов, чтобы быть независимым, потому что они используются вместе в качестве части разработки аппаратного проекта.
Simulink и Fixed-Point Designer тесно интегрируются и весьма зависимы друг из друга. Нет никакого требования для этих инструментов, чтобы быть независимым, потому что они используются вместе в качестве части разработки аппаратного проекта.
Simulink API обеспечивает интерфейс, чтобы получить данные из модели для тех инструментов, которые не могут получить доступ к данным в оперативной памяти непосредственно. Например, можно использовать команду MATLAB® get_param, чтобы получить данные из модели или использовать команду set_param, чтобы установить параметр в модели.
Смотрите раздел рабочего процесса этого документа, Аппаратного Процесса проектирования, который включает следующие цели для использования Simulink, Stateflow и Fixed-Point Designer:
Аппаратный элемент концептуальный дизайн разработан и сопоставим со своими требованиями.
Выведенные произведенные требования передают обратно в сбор требований или другой соответствующий процесс.
Пропуск требования и ошибки предоставляются соответствующему процессу для разрешения.
MATLAB Report Generator™ и Simulink Report Generator являются двумя отдельными инструментами. MATLAB Report Generator является предпосылкой для Simulink Report Generator. Simulink Report Generator обеспечивает компоненты для создания отчетов о моделях Simulink и Stateflow и интегрирован с MATLAB Report Generator. Эти компоненты используют Simulink API, чтобы считать данные из модели, загруженной в памяти. Компоненты не могут записать или изменить данные в модели. Например, при генерации документа Описания Разработки системы, компоненты генерации отчета только считывают данные из модели. Описание Разработки системы включает ссылки трассируемости требований, которые можно вставить в модели при помощи Simulink Requirements™.
Смотрите разделы рабочего процесса этого документа, Аппаратного Процесса проектирования и Валидации и Процесса проверки, которые включают следующие цели для использования MATLAB Report Generator и Simulink Report Generator:
Аппаратный процесс проектирования
Аппаратный элемент концептуальный дизайн разработан и сопоставим со своими требованиями.
Выведенные произведенные требования передают обратно в сбор требований или другой соответствующий процесс.
Валидация и процесс проверки
Доказательство - то, при условии, что аппаратная реализация удовлетворяет требования.
Трассируемость устанавливается между требованиями к аппаратным средствам, реализацией, и процедурами проверки и результатами.
Можно использовать Simulink Requirements для автора, анализировать и управлять требованиями в Simulink. Можно создать требования обогащенного текста с пользовательскими атрибутами и соединить эти требования с проектами, кодом и тестами. Можно также импортировать требования из внешних источников. Используйте Simulink Requirements, чтобы просмотреть требования и проект вместе и установить ссылки при помощи функциональности перетаскивания. Используйте Simulink Requirements, чтобы аннотировать схемы содержимым требований, анализировать трассируемость требований и перейти между требованиями, проектами, сгенерированным кодом и тестами. Можно настроить уведомления, чтобы предупредить вас когда изменение требований.
Смотрите разделы рабочего процесса этого документа, Аппаратного Процесса проектирования и Валидации и Процесса проверки, которые включают следующие цели для использования Simulink Requirements:
Аппаратный процесс проектирования
Требования идентифицированы, заданы и зарегистрированы
Выведенные произведенные требования передают обратно в соответствующий процесс.
Пропуск требования и ошибки предоставляются соответствующему процессу для разрешения.
Аппаратный элемент концептуальный дизайн разработан и сопоставим со своими требованиями.
Выведенные произведенные требования передают обратно в сбор требований.
Валидация и процесс проверки
Выведенные требования к аппаратным средствам, по которым должно быть проверено оборудование, правильны и завершены.
Выведенные требования оценены для их влияния на безопасность.
Пропуск и ошибки передают обратно в соответствующие процессы для разрешения.
Трассируемость устанавливается между требованиями к аппаратным средствам, реализацией, и процедурами проверки и результатами.
Simulink Design Verifier™ является разделять инструментом с этими возможностями: поиск ошибок проектирования, доказательство свойства и генерация теста. Simulink Design Verifier содержит формальные аналитические механизмы, которые работают с внутренним представлением, выведенным от, но в другой форме, чем модель Simulink, загруженная в памяти. При помощи поиска ошибок проектирования можно найти определенные ошибки проектирования в модели те, которые делятся на нуль или числовые переполнения. При помощи доказательства свойства можно доказать, что пользовательские свойства в сочетании с пользовательскими предположениями. Формальные аналитические механизмы являются отдельными и независимыми от Simulink и Stateflow и не включают симуляцию модели. Simulink Design Verifier может сгенерировать тесты на основе модели, которую можно использовать, чтобы проверить, что исполняемый объектный код выполняет модель. Основанием для тестов может быть комбинация пользовательских ограничений, критериев покрытия блоков в модели и пользовательских целей тестирования. HDL Coder™ игнорирует ограничительные блоки, критерии покрытия, и блоки цели тестирования и, поэтому, независим от процесса кодирования. Чтобы проверить код при помощи сгенерированных тестов, необходимо запустить тесты на модели к продукту ожидаемые результаты для кода. Можно получить доступ к полноте тестов при помощи инструмента покрытия и получить доступ к ожидаемым результатам через анализ результатов симуляции.
Смотрите раздел рабочего процесса этого документа, Валидации и Процесса проверки, который включает следующие цели для использования Simulink Design Verifier:
Доказательство - то, при условии, что аппаратная реализация удовлетворяет требования.
Проверки Model Advisor обеспечиваются в нескольких различных продуктах: Simulink, HDL Coder, Simulink Code Inspector™, Simulink Check™ и Simulink Control Design™. Основная базовая реализация проверок Model Advisor сделана через механизм, который использует функции MATLAB и независим от Simulink, Stateflow и HDL Coder. Model Advisor использует Simulink API, чтобы считать данные из модели, загруженной в памяти. Model Advisor может устранить проблемы, обнаруженные проверками, но необходимо инициировать меры и повторно сохранить модель. Можно затем повторно выполнить проверки, чтобы проверить меры. Для собственных проверок это - ваша ответственность не позволить тем проверкам изменять модель.
Смотрите раздел рабочего процесса этого документа, Валидации и Процесса проверки, который включает следующие цели для использования Model Advisor:
Доказательство - то, при условии, что аппаратная реализация удовлетворяет требования.
Возможность покрытия предусмотрена как часть Simulink Coverage™. Покрытие модели оснащает модель перед симуляцией, и затем оценивает критерии покрытия, в то время как симуляция прогрессирует. Simulink Coverage может также объединить несколько симуляций в объединенный отчет покрытия. Можно запустить симуляции с покрытием, включенным и отключенным, чтобы гарантировать, что не было никакого эффекта на поведение модели из-за инструментирования.
Смотрите разделы рабочего процесса этого документа, Аппаратного Процесса проектирования и Валидации и Процесса проверки, которые включают следующие цели для использования Simulink Coverage:
Аппаратный процесс проектирования
Пропуск требования и ошибки предоставляются соответствующему процессу для разрешения.
Валидация и процесс проверки
Доказательство - то, при условии, что аппаратная реализация удовлетворяет требования.
Simulink Test™ является отдельным инструментом, который можно использовать, чтобы выполнить симуляции в пакетной модели и проверять фактические результаты по ожидаемым результатам. Это также предусматривает возможность создать тесты вручную или импортировать тесты в других форматах, таких как электронные таблицы Excel®. Поскольку вы вручную разрабатываете тесты и ожидаемые результаты, они независимы от модели и HDL-кода.
Смотрите раздел рабочего процесса этого документа, Валидации и Процесса проверки, который включает следующие цели для использования Simulink Test:
Доказательство - то, при условии, что аппаратная реализация удовлетворяет требования.
Трассируемость устанавливается между требованиями к аппаратным средствам, реализацией, и процедурами проверки и результатами.
HDL Coder генерирует портативный, синтезируемый VHDL® и код Verilog® от функций MATLAB, модели Simulink и диаграммы Stateflow. Можно использовать сгенерированный HDL-код для программирования Программируемой пользователем вентильной матрицы (FPGA) или прототипирования Интегрированного канала приложений (ASIC) и проекта.
Смотрите разделы рабочего процесса этого документа, Аппаратного Процесса проектирования и Валидации и Процесса проверки, которые включают следующие цели для использования HDL Coder:
Аппаратный процесс проектирования
Детальное проектирование разрабатывается из аппаратных требований элемента и концептуальных данных проектирования.
Выведенные требования передают обратно в концептуальный проект или другой соответствующий процесс.
Пропуск требования и ошибки предоставляются соответствующему процессу для разрешения.
Валидация и процесс проверки
Доказательство - то, при условии, что аппаратная реализация удовлетворяет требования.
Трассируемость устанавливается между требованиями к аппаратным средствам, реализацией, и процедурами проверки и результатами.
HDL Verifier™ генерирует испытательные стенды для верификации проекта VHDL и Verilog. Можно использовать MATLAB или Simulink, чтобы моделировать проект, и затем анализировать его ответ при помощи HDL cosimulation или FPGA в цикле с Xilinx® и платами Altera®FPGA. Этот подход устраняет авторские автономные испытательные стенды Verilog или VHDL.
HDL Verifier также генерирует компоненты что повторное использование MATLAB и модели Simulink исходно в средствах моделирования от Cadence®, Mentor Graphics® и Synopsys®. Можно использовать эти компоненты в качестве моделей средства проверки верификации или в качестве стимулов в более комплексном, среды испытательного стенда, такие как те, которые используют Универсальную методологию верификации (UVM).
Смотрите разделы рабочего процесса этого документа, Аппаратного Процесса проектирования и Валидации и Процесса проверки, которые включают следующие цели для использования HDL Verifier:
Аппаратный процесс проектирования
Пропуск требования и ошибки предоставляются соответствующему процессу для разрешения.
Валидация и процесс проверки
Доказательство - то, при условии, что аппаратная реализация удовлетворяет требования.
