Simulink® Design Verifier™ использует формальные методы, чтобы идентифицировать скрытые ошибки проектирования в моделях. Это обнаруживает блоки в модели, которые приводят к целочисленному переполнению, мертвой логике, нарушениям доступа к массиву и делению на нуль. Это может официально проверить, что проект удовлетворяет функциональные требования. Для каждой ошибки проектирования или нарушения требований, это генерирует тест симуляции для отладки.
Simulink Design Verifier генерирует тесты для покрытия модели и пользовательских целей расширить существующие основанные на требованиях тесты. Эти тесты управляют вашей моделью, чтобы удовлетворить условие, решение, изменил условие/решение (MCDC) и пользовательские цели покрытия. В дополнение к целям покрытия можно задать пользовательские цели тестирования, чтобы автоматически сгенерировать основанные на требованиях тесты.
Поддержка промышленных стандартов доступна через IEC Certification Kit (для IEC 61508 и ISO 26262) и DO Qualification Kit (for DO-178).
