Программное обеспечение Simulink® Design Verifier™ может сгенерировать тесты, которые удовлетворяют цели покрытия для вашей модели, включая:
Тесты помогают вам подтвердить производительность модели путем демонстрации, как блоки в модели выполняются в различных режимах. При генерации тестов программное обеспечение выполняет формальный анализ модели. После завершения анализа программное обеспечение обеспечивает несколько способов для вас рассмотреть результаты.
Для настройки тестов для ваших моделей Simulink Simulink Design Verifier обеспечивает два блока:
Блок Test Objective задает значения сигнала, что тест должен удовлетворить.
Блок Test Condition ограничивает значения сигнала во время анализа.
Чтобы настроить тесты для модели Simulink или графика Stateflow®, Simulink Design Verifier обеспечивает две функции MATLAB®. Можно использовать эти функции в блоке MATLAB function. Обе функции активны в сгенерированном коде и в Simulink Design Verifier.
sldv.test — Задает цель тестирования.
sldv.condition — Задает условие испытания.
Эти функции:
Идентифицируйте математические отношения для тестирования в форме, которая может быть более естественной, чем использование параметров блоков.
Поддержка, задающая несколько целей, предположений или условий, не усложняя модель.
Обеспечьте доступ к степени MATLAB.
Поддержите разделение верификации и образцового проекта.
Для примера того, как использовать эти функции, смотрите страница с описанием sldv.condition или sldv.test.
Блоки Simulink Design Verifier и функции сохранены с моделью. Если вы открываете модель на установке MATLAB, которая не имеет лицензии Simulink Design Verifier, вы видите блоки и функции, но они не приводят к результатам.
