Integer-Output RS Decoder HDL Optimized

Декодируйте данные с помощью декодера кода Рида-Соломона

Библиотека

Блокируйте подбиблиотеку Исправления ошибок и Обнаружения

Описание

Кодирование тростника-Solomon следует тем же стандартам как любой другой циклический избыточный код. Блок The Integer-Output RS Decoder HDL Optimized может использоваться, чтобы смоделировать много кодов Прямого исправления ошибок (FEC) системы связи.

Для больше о декодере кода Рида-Соломона, смотрите ссылку блока Integer-Output RS Decoder. Для получения дополнительной информации о представлении данных для кодов Тростника-Solomon смотрите Целочисленный формат (Только Тростник-Solomon).

Атрибуты сигнала

Блок Integer-Output RS Decoder HDL Optimized имеет четыре входных порта и шесть выходных портов (5 требуемых, 1 дополнительное).

Порт	Направление	Описание	Тип данных
`dataIn`	Входной параметр	Передайте данные, один символ за один раз.	Целое число или `fixdt` с любым масштабированием двоичной точки. `double` позволен для симуляции, но не для генерации HDL-кода.
`startIn`	Входной параметр	Указывает на запуск системы координат данных.	`Boolean`
`endIn`	Входной параметр	Указывает на конец системы координат данных.	`Boolean`
`validIn`	Входной параметр	Указывает, что входные данные допустимы.	`Boolean`
`dataOut`	Вывод	Передайте данные с добавленной контрольной суммой. Ширина данных совпадает с портом входных данных.	То же самое как `dataIn`
`startOut`	Вывод	Указывает на запуск системы координат данных.	`Boolean`
`endOut`	Вывод	Указывает на конец системы координат данных, включая контрольную сумму.	`Boolean`
`validOut`	Вывод	Указывает, что выходные данные допустимы.	`Boolean`
`errOut`	Вывод	Указывает на повреждение полученных данных, когда ошибка высока.	`Boolean`
`numErrors`	Выведите (дополнительный)	Количество обнаруженных ошибок.	`uint8`

Поиск и устранение проблем

Каждый входной кадр должен содержать больше, чем (N-K)*2 символы и меньше, чем или равный N символы. Сокращенный код выведен когда количество допустимых выборок данных между startIn и endIn меньше N. Сокращенный код все еще требует N циклы, чтобы выполнить поиск Цзяня. Если вход меньше N символы, оставьте защитный интервал, по крайней мере, N-size неактивные циклы прежде, чем запустить следующую систему координат.
Декодер может работать максимум с 4 сообщениями за один раз. Если блок получает запуск пятого сообщения прежде полностью декодировать первое сообщение, выборки данных об отбрасываниях блока из первого сообщения. Чтобы избежать этой проблемы, увеличьте число неактивных циклов между входными сигналами.
Полином генератора не задан явным образом. Однако это задано длиной кодовой комбинации, длиной сообщения и значением B для стартовой экспоненты корней. Чтобы получить значение B от полинома генератора, используйте genpoly2b функция.

Параметры

Codeword length

Длина кодовой комбинации в символах, N, должно быть равно ^2M-1, где M входной размер слова. M может быть между 3 и 16 битами.

Message length

Длина сообщения в символах, K. Количество символов четности, N-K, должно быть положительное даже целое число, больше, чем или равный входному размеру слова, M.

Source of primitive polynomial

Выберите Property включить параметр Primitive polynomial.

Primitive polynomial

Вектор строки двоичных знаков представление примитивного полинома в порядке убывания степеней. Когда вы обеспечиваете примитивный полином, количество входных битов должно быть целочисленным кратным времена K порядок примитивного полинома вместо этого.

Этот параметр применяется когда только когда Property выбран для Primitive polynomial.

Source of B, the starting power for roots of the primitive polynomial

Выберите Property включить параметр B value. Когда вы выбираете Auto, блок использует B = 1.

B value

Стартовая экспонента корней.

Это поле доступно только, когда вы выбираете Property для Source of B, the starting power for roots of the primitive polynomial. Значение по умолчанию равняется 1.

Enable number of errors output

Установите этот флажок, чтобы включить numErrors выходной порт. Это выходы порта обнаруженное ошибочное количество символа.

Алгоритм

Синхронизация схемы

Примеры

Используя HDL Оптимизированные Библиотечные блоки RS энкодера/декодера

Парный блок

Integer-Input RS Encoder HDL Optimized

Расширенные возможности

Генерация кода C/C++
Генерация кода C и C++ с помощью Simulink® Coder™.

Не рекомендуемый для производственного кода.

Генерация HDL-кода
Сгенерируйте Verilog и код VHDL для FPGA и проекты ASIC с помощью HDL Coder™.

HDL Coder™ обеспечивает дополнительные параметры конфигурации, которые влияют на реализацию HDL и синтезируемую логику.

Архитектура HDL

Этот блок имеет одну, архитектуру HDL по умолчанию.

Свойства блока HDL

ConstrainedOutputPipeline	Количество регистров, чтобы поместить при выходных параметрах путем перемещения существующих задержек в рамках проекта. Распределенная конвейеризация не перераспределяет эти регистры. `Значением по умолчанию является 0`. Для получения дополнительной информации смотрите ConstrainedOutputPipeline (HDL Coder).
InputPipeline	Количество входных настроек канала связи, чтобы вставить в сгенерированный код. Распределенная конвейеризация и ограниченная выходная конвейеризация могут переместить эти регистры. `Значением по умолчанию является 0`. Для получения дополнительной информации смотрите InputPipeline (HDL Coder).
OutputPipeline	Количество выходных настроек канала связи, чтобы вставить в сгенерированный код. Распределенная конвейеризация и ограниченная выходная конвейеризация могут переместить эти регистры. `Значением по умолчанию является 0`. Для получения дополнительной информации смотрите OutputPipeline (HDL Coder).

Ограничения

Вы не можете сгенерировать HDL для этого блока в Resettable Synchronous Subsystem.

Документация

Integer-Output RS Decoder HDL Optimized

Библиотека

Описание

Атрибуты сигнала

Поиск и устранение проблем

Параметры

Алгоритм

Синхронизация схемы

Примеры

Парный блок

Расширенные возможности

Генерация кода C/C++
Генерация кода C и C++ с помощью Simulink® Coder™.

Генерация HDL-кода
Сгенерируйте Verilog и код VHDL для FPGA и проекты ASIC с помощью HDL Coder™.

Архитектура HDL

Свойства блока HDL

Ограничения

Смотрите также

Блоки

Объекты

Представленный в R2012b

Документация Communications Toolbox

Поддержка

Документация

Integer-Output RS Decoder HDL Optimized

Библиотека

Описание

Атрибуты сигнала

Поиск и устранение проблем

Параметры

Алгоритм

Синхронизация схемы

Примеры

Парный блок

Расширенные возможности

Генерация кода C/C++ Генерация кода C и C++ с помощью Simulink® Coder™.

Генерация HDL-кода Сгенерируйте Verilog и код VHDL для FPGA и проекты ASIC с помощью HDL Coder™.

Архитектура HDL

Свойства блока HDL

Ограничения

Смотрите также

Блоки

Объекты

Представленный в R2012b

Документация Communications Toolbox

Поддержка

Генерация кода C/C++
Генерация кода C и C++ с помощью Simulink® Coder™.

Генерация HDL-кода
Сгенерируйте Verilog и код VHDL для FPGA и проекты ASIC с помощью HDL Coder™.