Bit Reduce

AND, OR или битное сокращение XOR на всех битах входного сигнала к одному биту

Библиотека

HDL Coder / Логика и Битовые операции

Описание

Блок Bit Reduce выполняет выбранную операцию битного сокращения (AND, OR или XOR) на всех битах входного сигнала, для одноразрядного результата.

Параметры

Reduction Mode

Задает операцию сокращения:

AND (значение по умолчанию): Выполните поразрядное сокращение AND входного сигнала.
OR: Выполните сокращение битового "ИЛИ" входного сигнала.
XOR: Выполните поразрядное сокращение XOR входного сигнала.

Порты

Блок имеет следующие порты:

Входной параметр

Поддерживаемые типы данных: фиксированная точка, целое число (подписанный или без знака), булевская переменная
Минимальная битная ширина: 2
Максимальная битная ширина: 128

Вывод

Поддерживаемый тип данных: ufix1

Расширенные возможности

Генерация HDL-кода
Сгенерируйте Verilog и код VHDL для FPGA и проекты ASIC с помощью HDL Coder™.

HDL Coder™ обеспечивает дополнительные параметры конфигурации, которые влияют на реализацию HDL и синтезируемую логику.

Архитектура HDL

Этот блок имеет одну, архитектуру HDL по умолчанию.

Свойства блока HDL

Общий
ConstrainedOutputPipeline	Количество регистров, чтобы поместить при выходных параметрах путем перемещения существующих задержек в рамках проекта. Распределенная конвейеризация не перераспределяет эти регистры. `Значением по умолчанию является 0`. Для получения дополнительной информации смотрите ConstrainedOutputPipeline.
InputPipeline	Количество входных настроек канала связи, чтобы вставить в сгенерированный код. Распределенная конвейеризация и ограниченная выходная конвейеризация могут переместить эти регистры. `Значением по умолчанию является 0`. Для получения дополнительной информации смотрите InputPipeline.
OutputPipeline	Количество выходных настроек канала связи, чтобы вставить в сгенерированный код. Распределенная конвейеризация и ограниченная выходная конвейеризация могут переместить эти регистры. `Значением по умолчанию является 0`. Для получения дополнительной информации смотрите OutputPipeline.

Смотрите также

Блоки

Bit Concat | Bit Rotate | Bit Shift | Bit Slice

Введенный в R2014a

Поддержка

Памятка переводчика

1. Если смысл перевода понятен, то лучше оставьте как есть и не придирайтесь к словам, синонимам и тому подобному. О вкусах не спорим.

2. Не дополняйте перевод комментариями “от себя”. В исправлении не должно появляться дополнительных смыслов и комментариев, отсутствующих в оригинале. Такие правки не получится интегрировать в алгоритме автоматического перевода.

3. Сохраняйте структуру оригинального текста - например, не разбивайте одно предложение на два.

4. Не имеет смысла однотипное исправление перевода какого-то термина во всех предложениях. Исправляйте только в одном месте. Когда Вашу правку одобрят, это исправление будет алгоритмически распространено и на другие части документации.

5. По иным вопросам, например если надо исправить заблокированное для перевода слово, обратитесь к редакторам через форму технической поддержки.

Документация

Bit Reduce

Библиотека

Описание

Параметры

Порты

Расширенные возможности

Генерация HDL-кода
Сгенерируйте Verilog и код VHDL для FPGA и проекты ASIC с помощью HDL Coder™.

Архитектура HDL

Свойства блока HDL

Смотрите также

Блоки

Введенный в R2014a

Документация HDL Coder

Поддержка

Документация

Bit Reduce

Библиотека

Описание

Параметры

Порты

Расширенные возможности

Генерация HDL-кода Сгенерируйте Verilog и код VHDL для FPGA и проекты ASIC с помощью HDL Coder™.

Архитектура HDL

Свойства блока HDL

Смотрите также

Блоки

Введенный в R2014a

Документация HDL Coder

Поддержка

Генерация HDL-кода
Сгенерируйте Verilog и код VHDL для FPGA и проекты ASIC с помощью HDL Coder™.