Документация

Поразрядный AND поля последовательных битов в a. Поле разграничено lidx , ridx.

Тип выходных данных: ufix1

Для VHDL^®, генерирует поразрядную операцию И, работающую с набором отдельных срезов

Для Verilog^®, генерирует уменьшать оператор:

&a[lidx:ridx]

Конкатенация операндов фиксированной точки.

Операнды могут иметь различные знаки.

Тип выходных данных: ufixN, где N сумма размеров слова a и b.

Для VHDL, генерирует оператор конкатенации: (a & b)

Для Verilog, генерирует оператор конкатенации: {a , b}

Доступ немного в положении idx.

Для VHDL, генерирует оператор среза: a(idx)

Для Verilog, генерирует оператор среза: a[idx]

Битовое "ИЛИ" поля последовательных битов в a. Поле разграничено lidx и ridx.

Тип выходных данных: ufix1

Для VHDL, генерирует оператор битового "ИЛИ", работающий с набором отдельных срезов.

Для Verilog, генерирует уменьшать оператор:

|a[lidx:ridx]

Установите или очистите бит (биты) в положении idx.

Если val = 0, очищает обозначенный бит (биты). В противном случае, устанавливает обозначенные биты.

Конкатенация битов fi объект a n \times

Вращайтесь оставленный.

idx должно быть положительное целое число. Значение idx может быть больше размера слова aidx нормирован к mod(idx, wlen). wlen размер слова a.

Для VHDL, генерирует rol оператор.

Для Verilog, генерирует следующее выражение (где wl размер слова a:

a << idx || a >> wl - idx

Вращайте право.

idx должно быть положительное целое число. Значение idx может быть больше размера слова aidx нормирован к mod(idx, wlen) . wlen размер слова a.

Для VHDL, генерирует ror оператор.

Для Verilog, генерирует следующее выражение (где wl размер слова a:

a >> idx || a << wl - idx

Установите или очистите бит (биты) в положении idx.

Если val = 0, очищает обозначенный бит (биты). В противном случае, устанавливает обозначенные биты.

Примечание: Для эффективной генерации HDL-кода, используйте bitsll, bitsrl, или bitsra вместо bitshift.

Левый или правый сдвиг, на основе положительного или отрицательного целочисленного значения of‘idx.

idx должно быть целое число.

Для положительных значений idx, переключите оставил idx биты.

Для отрицательных величин idx, право сдвига idx биты.

Если idx переменная, сгенерированный код содержит логику и для сдвига влево и для сдвига вправо.

Значения результата насыщают если overflowMode из a установлен в saturate.

Доступ к последовательному набору битов от lidx к ridx.

Тип выходных данных: ufixN, где N = lidx-ridix+1.

Сдвиг, оставленный логическим.

idx должен быть скаляр в области значений

0 <= idx < wl

Переполнитесь и округление режимов входного операнда a проигнорированы.

Генерирует sll оператор в VHDL.

Генерирует << оператор в Verilog.

Переключите правильную арифметику.

idx должен быть скаляр в области значений

0 <= idx < wl

Переполнитесь и округление режимов входного операнда a проигнорированы.

Генерирует sra оператор в VHDL.

Генерирует >>> оператор в Verilog.

Логическое право сдвига.

idx должен быть скаляр в области значений

0 <= idx < wl

Переполнитесь и округление режимов входного операнда a проигнорированы.

Генерирует srl оператор в VHDL.

Генерирует >> оператор в Verilog.

Поразрядное сокращение XOR.

Поразрядный XOR поля последовательных битов в a. Поле разграничено lidx и ridx.

Тип выходных данных: ufix1

Для VHDL, генерирует набор отдельных срезов.

Для Verilog, генерирует уменьшать оператор:

^a[lidx:ridx]