Задайте тип данных HDL для входных портов модели.
Для VHDL® опции:
Значение по умолчанию:
std_logic_vector
std_logic_vectorУказывает, что VHDL вводит STD_LOGIC_VECTOR.
signed/unsignedУказывает, что VHDL вводит SIGNED или UNSIGNED.
Для Verilog® опции:
Значение по умолчанию:
wire
В сгенерированном коде Verilog типом данных для всех портов является 'wire', и не может быть изменен. Поэтому Input data type отключен, когда выходным языком является Verilog.
Эта опция включена, когда выходной язык (заданный опцией Language ) является VHDL.
Свойство:
InputType |
| Ввод: символьный вектор |
Значение: (для VHDL) 'std_logic_vector' | 'signed/unsigned'
|
(для Verilog) 'wire'
|
Значение по умолчанию: (для VHDL) 'std_logic_vector' |
(для Verilog) 'wire'
|
Чтобы установить это свойство, используйте hdlset_param или makehdl. Чтобы просмотреть значение свойства, используйте hdlget_param.
Задайте тип данных HDL для выходных портов модели.
Для VHDL опции:
Значение по умолчанию:
Same as input data type
Same as input data typeУказывает, что выходные порты модели имеют тот же тип, заданный Input data type.
std_logic_vectorУказывает, что VHDL вводит STD_LOGIC_VECTOR как тип данных выходного порта.
signed/unsignedУказывает, что VHDL вводит SIGNED или UNSIGNED как тип данных выходного порта.
Для Verilog опции:
Значение по умолчанию:
wire
В сгенерированном коде Verilog типом данных для всех портов является 'wire', и не может быть изменен. Поэтому Output data type отключен, когда выходным языком является Verilog.
Эта опция включена, когда выходной язык (заданный опцией Language ) является VHDL.
Свойство:
OutputType |
| Ввод: символьный вектор |
Значение: (для VHDL) 'std_logic_vector' | 'signed/unsigned'
|
(для Verilog) 'wire'
|
Значение по умолчанию: Если свойство оставляют незаданным, выходные порты имеют тот же тип, заданный InputType. |
Чтобы установить это свойство, используйте hdlset_param или makehdl. Чтобы просмотреть значение свойства, используйте hdlget_param.