Преобразуйте демонстрационный поток от FPGA в цикле к основанным на системе координат данным
LTE HDL Toolbox / Интерфейсы ввода-вывода
Блок FIL Samples To Frame выполняет то же преобразование выборки к системе координат как блок Samples To Frame. Это принимает входные данные как векторы целой системы координат выборок. Блок ожидает входные векторы управляющего сигнала той же ширины как выборочные данные. Эта оптимизация ускоряет линию связи между платой FPGA и вашей симуляцией Simulink® при использовании FPGA в цикле. Чтобы запустить FPGA в цикле, у вас должна быть лицензия HDL Verifier™.
Когда вы генерируете файл программирования для цели FIL в Simulink, инструмент создает модель, чтобы сравнить симуляцию FIL с вашим проектом Simulink. Для проектов LTE HDL Toolbox™ блок FIL в той модели реплицирует передающий потоком выборку интерфейс, чтобы отправить одну выборку за один раз в FPGA. Можно изменить автоматически сгенерированную модель, чтобы использовать FIL Frame To Samples и блоки FIL Samples To Frame, чтобы улучшить коммуникационную пропускную способность с платой FPGA путем передачи одного кадра за один раз. Поскольку, как изменить автоматически сгенерированную модель, смотрите FPGA в цикле.
