Пакет Поддержки Communications Toolbox™ для Радио Xilinx® Zynq®-Based позволяет вам спроектировать, моделировать, и проверить практические системы радиосвязей на Xilinx находящееся в Zynq радио-оборудование.
Используйте Xilinx находящееся в Zynq радио в качестве периферийного устройства ввода-вывода, чтобы передать и получить произвольные формы волны в реальном времени с помощью Системных объектов MATLAB® или блоков Simulink®.
Передайте и получите сигналы РФ из поля, включив быстрое тестирование проектов SDR при реальных условиях.
Передайте и получите данные по одному или двум каналам.
Сконфигурируйте настройки радио РФ легко.
Получите сигналы высокой пропускной способности при помощи пакетного режима.
В Simulink настройте и моделируйте алгоритмы SDR. Предназначайтесь только для матрицы FPGA устройства или разверните разделенные реализации элемента кода аппаратного программного обеспечения через процессор ARM® и матрицу FPGA устройства (только операционная система Windows®).
Запустите примеры приложения, чтобы начать.
Пакет поддержки обеспечивает два рабочих процесса:
Предназначение только для FPGA – Этот рабочий процесс использует сгенерированный HDL-код от HDL Coder™ и Пакета Поддержки HDL Coder для Платформы Xilinx Zynq.
Элемент кода аппаратного программного обеспечения – Этот рабочий процесс также использует HDL Coder и Пакет Поддержки HDL Coder для Платформы Xilinx Zynq. Это дополнительно требует Simulink Coder™, Embedded Coder® и Пакета Поддержки Embedded Coder для Платформы Xilinx Zynq.
Сканер Восстановления и Ячейки MIB LTE Используя Аналоговые устройства AD9361/AD9364 (Пакет Поддержки Communications Toolbox для Xilinx Находящееся в Zynq Радио) пример пакета поддержки показывает, как использовать рабочий процесс элемента кода аппаратного программного обеспечения, чтобы развернуть проект от Восстановления MIB HDL LTE до аппаратной платы с радио-дочерней платой. Получатель LTE Используя Аналоговые устройства AD9361/AD9364 (Пакет Поддержки Communications Toolbox для Xilinx Находящееся в Zynq Радио) пример пакета поддержки показывает, как собрать живые данные о LTE для использования в тестировании ваших проектов.
support package является дополнением, которое позволяет вам использовать продукт MathWorks® с определенным сторонним аппаратным и программным обеспечением. Поддержите использование пакетов лицензия основного продукта. Например, Пакет Поддержки Communications Toolbox для Xilinx Находящееся в Zynq Радио требует лицензии на Communications Toolbox.
Установите пакеты поддержки с помощью меню MATLAB Add-Ons. Можно также использовать меню Add-Ons, чтобы обновить установленное программное обеспечение пакета поддержки или обновить встроенное программное обеспечение на стороннем оборудовании.
Чтобы установить пакеты поддержки, на вкладке MATLAB Home, в разделе Environment, нажимают Add-Ons> Get Hardware Support Packages. Можно отфильтровать этот список путем выбора категорий (таких как поставщик оборудования или область применения), или путем выполнения поиска по ключевым словам.
Ищите список Add-Ons Zynq, и установите эти пакеты поддержки:
Пакет поддержки Communications Toolbox для Xilinx находящееся в Zynq радио
Пакет поддержки HDL Coder для платформы Xilinx Zynq
Пакет Поддержки Embedded Coder для Платформы Xilinx Zynq (только необходимый для элемента кода аппаратного программного обеспечения)
Когда установка пакета поддержки завершена, необходимо настроить хост - компьютер и радио-оборудование. Для систем Windows инсталлятор обеспечивает ведомые шаги настройки. Для систем Linux® инсталлятор соединяется с ручными инструкциями по настройке.
Пакет Поддержки Communications Toolbox для Xilinx, который Находящееся в Zynq Радио обеспечивает исходному проекту, который можно использовать, чтобы создать ядро IP, которое объединяется в радио-оборудование. Используйте HDL Workflow Advisor, чтобы провести вас по генерации общего и допускающего повторное использование модуля ядра IP с помощью исходного проекта.
Чтобы работать с исходным проектом, ваш FPGA, предназначенный проект должен использовать интерфейс данных о потоковой передаче с управляющим сигналом, который указывает на валидность каждой выборки. Блоки LTE HDL Toolbox™ обеспечивают этот интерфейс. Используйте блок Sample Control Bus Selector, чтобы разделить допустимый управляющий сигнал от шины.
Чтобы развернуть проект с помощью пакета поддержки, проект должен соответствовать этим предусловиям.
Каждый ввод данных или выход должны составить 16 битов. Подсистема HDL, которая помещается в исходный проект, не поддерживает комплексные сигналы в портах. Чтобы обработать комплексные вводы и выводы, модель разделяет порты I и Q на контурах подсистемы.
Модель все порты для данного исходного проекта, даже когда порты не используются.
В Simulink входные и выходные данные и допустимые сигналы должны управляться на уровне той же частоты дискретизации. Поэтому тактовые частоты ввода и вывода подсистемы должны быть равными.
Синхронизируйте данные и допустимые сигналы на самом быстром уровне подсистемы HDL.
Для рабочего процесса предназначения только для FPGA:
Дуплексный режим не поддержан. Используйте или передачу или получить операцию, но не обоих.
Для рабочего процесса элемента кода аппаратного программного обеспечения:
Дуплексный режим поддерживается. Можно использовать и блоки Передатчика и Получателя в том же проекте.
AXI4-облегченные порты регистра могут быть синхронизированы на произвольных уровнях.
В одноканальном режиме можно передать или принять кадры данных, содержащие четное число выборок только. Если вы используете нечетное число выборок, программное обеспечение вставляет нулевую выборку в конце каждой системы координат.
Проект в реальном времени сталкивается с большим объемом данных и большим набором прогрессий состояния, чем можно симулировать в Simulink. Убедитесь, что смоделировали и сгенерировали управляющую логику, чтобы обработать перезапуск между подкадрами. Рассмотрите добавляющие дополнительные порты подсистемы для видимости отладки этих расширенных состояний, если проект развертывается на плате.
Если проект развертывается на плате, у вас есть намного меньше видимости внутренних сигналов в вашем проекте. Чтобы улучшить видимость, можно добавить временные выходные порты в подсистему, прежде чем вы сгенерируете свое ядро IP. Сигналы, которые могут помочь с отладкой, являются состоянием проекта, мультиплексируют избранные сигналы или другие параметры управления и значения данных в промежуточных стадиях информационного канала. Можно также добавить входные порты и мультиплексоры, чтобы дать опцию для внешнего управления параметров, таких как сигналы выбора мультиплексора и значения усиления.
Когда вы симулируете проект на плате в Режиме external mode, можно управлять и просмотреть эти порты от Simulink. Блок Xilinx Zynq AXI Interface из модели сгенерированного программного обеспечения обеспечивает интерфейс Simulink к портам ввода и вывода вашего проекта, в то время как это работает на плате.
Если вы уверены, что ваш проект ведет себя, как предназначено, можно удалить эти порты и регенерировать ядро IP.
Другая стратегия отладки состоит в том, чтобы включать известный входной сигнал, сохраненный в память на FPGA. Эта память может быть частью сгенерированного HDL-кода из вашей модели Simulink. Сканер Восстановления и Ячейки MIB LTE Используя Аналоговые устройства AD9361/AD9364 (Пакет Поддержки Communications Toolbox для Xilinx Находящееся в Zynq Радио) пример пакета поддержки показывает входному порту externalDataSel это обеспечивает переключатель между сохраненным набором данных и живыми данными радио.
