Check Static Lower Bound

Проверяйте, что сигнал больше (или опционально равняйтесь), статическая нижняя граница

Библиотека:
Simulink / верификация модели
HDL Coder / верификация модели

Описание

Проверки блока Check Static Lower Bound, которых больше каждый элемент входного сигнала (или опционально равняются), заданная нижняя граница на шаге текущего времени. Задайте значение нижней границы параметром Lower bound. Если условие верификации верно, блок ничего не делает. В противном случае блок останавливает симуляцию, по умолчанию, и отображает сообщение об ошибке.

Используйте блоки в библиотеке Model Verification, чтобы упростить создание самопроверки моделей. Например, можно использовать блоки верификации модели, чтобы протестировать, который сигнализирует, не превышают заданные пределы в процессе моделирования. Когда вам удовлетворяют, что модель правильна, можно выключить проверку ошибок путем отключения блоков верификации. Вы не должны удалять их из модели. Если необходимо изменить модель, можно временно снова включить блоки верификации, чтобы гарантировать, что изменения не повреждают модель.

Порты

Входной параметр

развернуть все

`Port_1` — Входной сигнал
скаляр | вектор | матрица

Входной сигнал, проверяемый по нижней границе, задан параметром Lower bound.

Вывод

развернуть все

`Port_1` — Выходной сигнал утверждения
скаляр

Выходной сигнал на каждом временном шаге, который является true (1), если утверждение успешно выполняется, и ложь (0), если утверждение перестало работать. Если в Параметрах конфигурации вы выбираете Implement logic signals as Boolean data, то типом выходных данных является Boolean. В противном случае типом данных сигнала является double.

Зависимости

Чтобы включить этот выходной порт, установите флажок параметра Output assertion signal.

Типы данных: double | Boolean

Параметры

развернуть все

`Lower bound` — Значение нижней границы
скаляр | вектор | матрица

Задайте нижнюю границу на области значений амплитуд, которые может иметь входной сигнал.

Информация о командной строке

Параметр: min

Ввод: символьный вектор

Значения: scalar | vector | matrix

Значение по умолчанию: '0'

`Inclusive boundary` — Включайте нижнюю границу в область значений
`on` (значение по умолчанию) | `off`

Установите этот флажок, чтобы заставить область значений допустимых входных амплитуд включать нижнюю границу.

Информация о командной строке

Параметр: min_included

Ввод: символьный вектор

Значения: 'on' | 'off'

Значение по умолчанию: 'on'

`Enable assertion` — Включите или отключите проверку
`on` (значение по умолчанию) | `off`

Снятие этого флажка отключает блок и заставляет модель вести себя, как будто блок не существует. Можно установить установку Model Verification block enabling в Параметрах конфигурации включать или отключать все блоки верификации модели в модели независимо от установки этой опции.

Информация о командной строке

Параметр: enabled

Ввод: символьный вектор

Значения: 'on' | 'off'

Значение по умолчанию: 'on'

`Simulation callback when assertion fails (optional)` — Выражение, чтобы оценить, когда утверждение перестало работать
`' '` (значение по умолчанию) | выражение MATLAB

Задайте выражение MATLAB^®, чтобы оценить, когда утверждение перестанет работать. Поскольку выражение выполнено в рабочем пространстве MATLAB, задайте все переменные, используемые в выражении в той рабочей области.

Информация о командной строке

Параметр: callback

Ввод: символьный вектор

Значения: Выражение MATLAB

Значение по умолчанию: ' '

`Stop simulation when assertion fails` — Остановите симуляцию, когда проверка перестанет работать
`on` (значение по умолчанию) | `off`

Установите этот флажок, чтобы указать, что блок останавливает симуляцию, когда проверка перестала работать. Очиститесь, чтобы указать, что программное обеспечение выводит предупреждение и продолжает симуляцию.

Информация о командной строке

Параметр: stopWhenAssertionFail

Ввод: символьный вектор

Значения: 'on' | 'off'

Значение по умолчанию: 'on'

`Output assertion signal` — Создайте выходной сигнал
`off` (значение по умолчанию) | `on`

Выбор этого флажка заставляет блок выводить булев сигнал, который верен (1) на каждом временном шаге, если утверждение успешно выполняется и ложь (0) если утверждение перестало работать. Типом данных выходного сигнала является Boolean если вы установили флажок Implement logic signals as Boolean data на диалоговом окне Configuration Parameters. В противном случае типом данных выходного сигнала является double.

Информация о командной строке

Параметр: export

Ввод: символьный вектор

Значения: 'on' | 'off'

Значение по умолчанию: 'off'

`Select icon type` — Выберите тип значков
`graphic` (значение по умолчанию) | `text`

Укажите, что тип значка раньше отображал этот блок в блок-схеме. graphic опция отображает графическое представление условия утверждения на значке. text опция отображает математическое выражение, которое представляет условие утверждения. Если значок слишком мал, чтобы отобразить выражение, текстовый значок отображает восклицательный знак. Чтобы видеть выражение, увеличьте блок.

Информация о командной строке

Параметр: icon

Ввод: символьный вектор

Значения: 'graphic' | 'text'

Значение по умолчанию: 'graphic'

Характеристики блока

Типы данных	`Boolean` \| `double` \| `enumerated` \| `fixed point` \| `integer` \| `single`
Прямое сквозное соединение	`no`
Многомерные сигналы	`yes`
Сигналы переменного размера	`no`
Обнаружение пересечения нулем	`no`

Расширенные возможности

Генерация кода C/C++
Генерация кода C и C++ с помощью Simulink® Coder™.

Для получения информации о том, как сгенерированный код Simulink^® Coder™ обрабатывает блоки верификации модели, смотрите Отладку (Simulink Coder).

Не рекомендуемый для производственного кода.

Генерация HDL-кода
Сгенерируйте Verilog и код VHDL для FPGA и проекты ASIC с помощью HDL Coder™.

HDL Coder™ обеспечивает дополнительные параметры конфигурации, которые влияют на реализацию HDL и синтезируемую логику.

Архитектура HDL

Это проверки блока, больше ли каждый элемент входного сигнала статической нижней границы в процессе моделирования, но он не включен в сгенерированный код.

Документация

Check Static Lower Bound

Описание

Порты

Входной параметр

`Port_1` — Входной сигнал
скаляр | вектор | матрица

Вывод

`Port_1` — Выходной сигнал утверждения
скаляр

Зависимости

Параметры

`Lower bound` — Значение нижней границы
скаляр | вектор | матрица

Информация о командной строке

`Inclusive boundary` — Включайте нижнюю границу в область значений
`on` (значение по умолчанию) | `off`

Информация о командной строке

`Enable assertion` — Включите или отключите проверку
`on` (значение по умолчанию) | `off`

Информация о командной строке

`Simulation callback when assertion fails (optional)` — Выражение, чтобы оценить, когда утверждение перестало работать
`' '` (значение по умолчанию) | выражение MATLAB

Информация о командной строке

`Stop simulation when assertion fails` — Остановите симуляцию, когда проверка перестанет работать
`on` (значение по умолчанию) | `off`

Информация о командной строке

`Output assertion signal` — Создайте выходной сигнал
`off` (значение по умолчанию) | `on`

Информация о командной строке

`Select icon type` — Выберите тип значков
`graphic` (значение по умолчанию) | `text`

Информация о командной строке

Характеристики блока

Расширенные возможности

Генерация кода C/C++
Генерация кода C и C++ с помощью Simulink® Coder™.

Генерация HDL-кода
Сгенерируйте Verilog и код VHDL для FPGA и проекты ASIC с помощью HDL Coder™.

Архитектура HDL

Генерация кода PLC
Сгенерируйте код Структурированного текста с помощью Simulink® PLC Coder™.

Преобразование фиксированной точки
Спроектируйте и симулируйте системы фиксированной точки с помощью Fixed-Point Designer™.

Смотрите также

Представлено до R2006a

Документация Simulink

Поддержка

Документация

Check Static Lower Bound

Описание

Порты

Входной параметр

Port_1 — Входной сигнал скаляр | вектор | матрица

Вывод

Port_1 — Выходной сигнал утверждения скаляр

Зависимости

Параметры

Lower bound — Значение нижней границы скаляр | вектор | матрица

Информация о командной строке

Inclusive boundary — Включайте нижнюю границу в область значений on (значение по умолчанию) | off

Информация о командной строке

Enable assertion — Включите или отключите проверку on (значение по умолчанию) | off

Информация о командной строке

Simulation callback when assertion fails (optional) — Выражение, чтобы оценить, когда утверждение перестало работать ' ' (значение по умолчанию) | выражение MATLAB

Информация о командной строке

Stop simulation when assertion fails — Остановите симуляцию, когда проверка перестанет работать on (значение по умолчанию) | off

Информация о командной строке

Output assertion signal — Создайте выходной сигнал off (значение по умолчанию) | on

Информация о командной строке

Select icon type — Выберите тип значков graphic (значение по умолчанию) | text

Информация о командной строке

Характеристики блока

Расширенные возможности

Генерация кода C/C++ Генерация кода C и C++ с помощью Simulink® Coder™.

Генерация HDL-кода Сгенерируйте Verilog и код VHDL для FPGA и проекты ASIC с помощью HDL Coder™.

Архитектура HDL

Генерация кода PLC Сгенерируйте код Структурированного текста с помощью Simulink® PLC Coder™.

Преобразование фиксированной точки Спроектируйте и симулируйте системы фиксированной точки с помощью Fixed-Point Designer™.

Смотрите также

Представлено до R2006a

Документация Simulink

Поддержка

`Port_1` — Входной сигнал
скаляр | вектор | матрица

`Port_1` — Выходной сигнал утверждения
скаляр

`Lower bound` — Значение нижней границы
скаляр | вектор | матрица

`Inclusive boundary` — Включайте нижнюю границу в область значений
`on` (значение по умолчанию) | `off`

`Enable assertion` — Включите или отключите проверку
`on` (значение по умолчанию) | `off`

`Simulation callback when assertion fails (optional)` — Выражение, чтобы оценить, когда утверждение перестало работать
`' '` (значение по умолчанию) | выражение MATLAB

`Stop simulation when assertion fails` — Остановите симуляцию, когда проверка перестанет работать
`on` (значение по умолчанию) | `off`

`Output assertion signal` — Создайте выходной сигнал
`off` (значение по умолчанию) | `on`

`Select icon type` — Выберите тип значков
`graphic` (значение по умолчанию) | `text`

Генерация кода C/C++
Генерация кода C и C++ с помощью Simulink® Coder™.

Генерация HDL-кода
Сгенерируйте Verilog и код VHDL для FPGA и проекты ASIC с помощью HDL Coder™.

Генерация кода PLC
Сгенерируйте код Структурированного текста с помощью Simulink® PLC Coder™.

Преобразование фиксированной точки
Спроектируйте и симулируйте системы фиксированной точки с помощью Fixed-Point Designer™.