Compare To Zero

Определите, как сигнал выдерживает сравнение с нулем

Библиотека:
Simulink / Логика и Битовые операции
HDL Coder / Логика и Битовые операции

Описание

Блок Compare To Zero сравнивает входной сигнал, чтобы обнулить. Задайте, как вход сравнивается с нулем параметром Operator.

Выходом является 0 если сравнение является ложным, и 1 если это верно.

Порты

Входной параметр

развернуть все

`Port_1` — Входной сигнал
скаляр

Входной сигнал, заданный как скаляр, по сравнению с нулем. Если тип входных данных не может представлять нуль, переполнение параметра происходит. Чтобы обнаружить это переполнение, перейдите к панели Diagnostics > Data Validity диалогового окна Configuration Parameters и установите Parameters > Detect overflow на warning или error.

В этом случае блок сравнивает входной сигнал с наземным значением типа входных данных. Например, если у вас есть входной сигнал типа fixdt(0,8,2^0,10), тип входных данных может представлять 8-битные целые числа без знака от 10 до 265 должных до смещения 10. Наземное значение равняется 10, вместо 0.

Вывод

развернуть все

`Port_1` — Выходной сигнал
0 | 1

Выходом является 0 если сравнение является ложным, и 1 если это верно.

Блоком выход является uint8 или boolean, В зависимости от вашего выбора для параметра Output data type.

Типы данных: uint8 | Boolean

Параметры

развернуть все

`Operator` — Логический оператор
<= (значение по умолчанию) | == | ~ = | <|> = |>

Этот параметр может иметь следующие значения:

== — Определите, равен ли вход нулю.
~= — Определите, не ли вход равен нулю.
< — Определите, меньше ли вход нуля.
<= — Определите, меньше чем или равен ли вход нулю.
> — Определите, больше ли вход нуля.
>= — Определите, больше ли вход или равен нулю.

Программируемое использование

Параметры блоков: relop

Ввод: символьный вектор

Значения: '==' | '~='| '<' |'<='| '>='| '>'

Значение по умолчанию: '<='

`Output data type` — Тип данных выхода
`boolean` (значение по умолчанию) | `uint8`

Задайте тип данных выхода, boolean или uint8.

Программируемое использование

Параметры блоков: OutDataTypeStr

Ввод: символьный вектор

Values:'boolean' | 'uint8'

Значение по умолчанию: 'boolean'

`Enable zero-crossing detection` — Выберите, чтобы включить обнаружение пересечения нулем
на (значении по умолчанию) | прочь

Выберите, чтобы включить обнаружение пересечения нулем. Для получения дополнительной информации смотрите Обнаружение Пересечения нулем.

Программируемое использование

Параметры блоков: ZeroCross

Ввод: символьный вектор

Значения: 'off' | 'on'

Значение по умолчанию: 'on'

Примеры модели

Сигнал переменного размера основные операции

Как сигналы переменного размера могут быть сгенерированы и также иллюстрируют некоторые операции, которые могут быть применены к ним. Цель этого примера состоит в том, чтобы ввести вас основным операциям, сопоставленным с сигналами переменного размера.

Открытая модель

View Sequential Logic Through State Transition Matrix

Просмотрите последовательную логику через матрицу переходов

Используйте представление State Transition Matrix в таблице изменения состояния в Stateflow®. Вместо того, чтобы чертить состояния и переходы графически в диаграмме Stateflow, используйте таблицы переходов состояний, чтобы выразить модальную логику в табличном формате. Таблицы переходов состояний поддерживаются только как блоки в модели Simulink®. Для получения дополнительной информации смотрите Таблицы переходов состояний в Stateflow (Stateflow).

Открытая модель

Характеристики блока

Типы данных	`Boolean` \| `double` \| `fixed point` \| `integer` \| `single`
Прямое сквозное соединение	`no`
Многомерные сигналы	`yes`
Сигналы переменного размера	`yes`
Обнаружение пересечения нулем	`yes`

Расширенные возможности

Генерация кода C/C++
Генерация кода C и C++ с помощью Simulink® Coder™.

Генерация HDL-кода
Сгенерируйте Verilog и код VHDL для FPGA и проекты ASIC с помощью HDL Coder™.

HDL Coder™ обеспечивает дополнительные параметры конфигурации, которые влияют на реализацию HDL и синтезируемую логику.

Архитектура HDL

Этот блок имеет одну, архитектуру HDL по умолчанию.

Свойства блока HDL

ConstrainedOutputPipeline	Количество регистров, чтобы поместить при выходных параметрах путем перемещения существующих задержек в рамках проекта. Распределенная конвейеризация не перераспределяет эти регистры. `Значением по умолчанию является 0`. Для получения дополнительной информации смотрите ConstrainedOutputPipeline (HDL Coder).
InputPipeline	Количество входных настроек канала связи, чтобы вставить в сгенерированный код. Распределенная конвейеризация и ограниченная выходная конвейеризация могут переместить эти регистры. `Значением по умолчанию является 0`. Для получения дополнительной информации смотрите InputPipeline (HDL Coder).
OutputPipeline	Количество выходных настроек канала связи, чтобы вставить в сгенерированный код. Распределенная конвейеризация и ограниченная выходная конвейеризация могут переместить эти регистры. `Значением по умолчанию является 0`. Для получения дополнительной информации смотрите OutputPipeline (HDL Coder).

Поддержка комплексных данных

Этот блок поддерживает генерацию кода для комплексных сигналов.

Документация

Compare To Zero

Описание

Порты

Входной параметр

`Port_1` — Входной сигнал
скаляр

Вывод

`Port_1` — Выходной сигнал
0 | 1

Параметры

`Operator` — Логический оператор
<= (значение по умолчанию) | == | ~ = | <|> = |>

Программируемое использование

`Output data type` — Тип данных выхода
`boolean` (значение по умолчанию) | `uint8`

Программируемое использование

`Enable zero-crossing detection` — Выберите, чтобы включить обнаружение пересечения нулем
на (значении по умолчанию) | прочь

Программируемое использование

Примеры модели

Сигнал переменного размера основные операции

Просмотрите последовательную логику через матрицу переходов

Характеристики блока

Расширенные возможности

Генерация кода C/C++
Генерация кода C и C++ с помощью Simulink® Coder™.

Генерация HDL-кода
Сгенерируйте Verilog и код VHDL для FPGA и проекты ASIC с помощью HDL Coder™.

Архитектура HDL

Свойства блока HDL

Поддержка комплексных данных

Генерация кода PLC
Сгенерируйте код Структурированного текста с помощью Simulink® PLC Coder™.

Преобразование фиксированной точки
Спроектируйте и симулируйте системы фиксированной точки с помощью Fixed-Point Designer™.

Смотрите также

Представлено до R2006a

Документация Simulink

Поддержка

Документация

Compare To Zero

Описание

Порты

Входной параметр

Port_1 — Входной сигнал скаляр

Вывод

Port_1 — Выходной сигнал 0 | 1

Параметры

Operator — Логический оператор <= (значение по умолчанию) | == | ~ = | <|> = |>

Программируемое использование

Output data type — Тип данных выхода boolean (значение по умолчанию) | uint8

Программируемое использование

Enable zero-crossing detection — Выберите, чтобы включить обнаружение пересечения нулем на (значении по умолчанию) | прочь

Программируемое использование

Примеры модели

Сигнал переменного размера основные операции

Просмотрите последовательную логику через матрицу переходов

Характеристики блока

Расширенные возможности

Генерация кода C/C++ Генерация кода C и C++ с помощью Simulink® Coder™.

Генерация HDL-кода Сгенерируйте Verilog и код VHDL для FPGA и проекты ASIC с помощью HDL Coder™.

Архитектура HDL

Свойства блока HDL

Поддержка комплексных данных

Генерация кода PLC Сгенерируйте код Структурированного текста с помощью Simulink® PLC Coder™.

Преобразование фиксированной точки Спроектируйте и симулируйте системы фиксированной точки с помощью Fixed-Point Designer™.

Смотрите также

Представлено до R2006a

Документация Simulink

Поддержка

`Port_1` — Входной сигнал
скаляр

`Port_1` — Выходной сигнал
0 | 1

`Operator` — Логический оператор
<= (значение по умолчанию) | == | ~ = | <|> = |>

`Output data type` — Тип данных выхода
`boolean` (значение по умолчанию) | `uint8`

`Enable zero-crossing detection` — Выберите, чтобы включить обнаружение пересечения нулем
на (значении по умолчанию) | прочь

Генерация кода C/C++
Генерация кода C и C++ с помощью Simulink® Coder™.

Генерация HDL-кода
Сгенерируйте Verilog и код VHDL для FPGA и проекты ASIC с помощью HDL Coder™.

Генерация кода PLC
Сгенерируйте код Структурированного текста с помощью Simulink® PLC Coder™.

Преобразование фиксированной точки
Спроектируйте и симулируйте системы фиксированной точки с помощью Fixed-Point Designer™.