Mux

Объедините входные сигналы совпадающего типа данных и числового типа в виртуальный вектор

Библиотека:
Simulink / Обычно Используемые Блоки
Simulink / Маршрутизация Сигнала
HDL Coder / Обычно Используемые Блоки
HDL Coder / Маршрутизация Сигнала

Описание

Блок Mux комбинирует свои входные параметры в один векторный выход. Вход может быть скалярным или векторным сигналом. Все входные параметры должны иметь совпадающий тип данных и числовой тип. Для получения информации о создании и разложении векторов, смотрите Сигналы Мультиплексора.

Элементы векторного выходного сигнала берут свой порядок от от начала до конца, или слева направо, сигналы входного порта. Смотрите Местоположение порта После Вращения или Зеркального отражения для описания порядка порта для различных ориентаций блока.

Невиртуальные компоненты виртуального сигнала называются областями. Виртуальный сигнал может содержать ту же область несколько раз. Например, если тот же невиртуальный сигнал соединяется с двумя входными портами блока Mux, блок выводит виртуальный сигнал, который имеет две области. Области ведут себя, как они были бы, если они произошли в двух различных невиртуальных сигналах, даже при том, что получившееся поведение копирует информацию.

Примечание

Simulink^® обеспечивает несколько методов для объединения сигналов в составной сигнал. Для получения дополнительной информации смотрите Типы Составных Сигналов.

Порты

Входной параметр

развернуть все

`Port_1` — Примите сигнал вектора нешины извлечь и выходные сигналы
действительный или комплексные числа любого типа данных нешины поддержан Simulink

Порт, который принимает входной сигнал вектора нешины, из которого можно извлечь и выходные сигналы.

Вывод

развернуть все

`Port_1` — Выходные сигналы извлечены из сигнала входного вектора
не соедините шиной сигнал с действительным или комплексными числами любого типа данных, поддержанного Simulink

Выходные сигналы извлечены из входного вектора. Порты выходного сигнала упорядочены сверху донизу. Смотрите Местоположение порта После Вращения или Зеркального отражения для описания порядка порта для различных ориентаций блока.

Параметры

развернуть все

`Number of inputs` — Входные параметры
2 (значения по умолчанию) | скаляр | вектор | массив ячеек | список, разделенный запятыми имен сигнала

Задайте количество входных сигналов. Можно также задать имена сигнала и размеры. Используйте один из этих форматов.

Формат	Блокируйте поведение
Скаляр	Задает количество входных параметров с блоком Mux. Когда вы используете этот формат, блок принимает скалярные или векторные сигналы любого размера. Simulink присваивает каждый вход имя `signalN`, где `N` номер входного порта.
Вектор	Длина вектора задает количество входных параметров. Каждый элемент задает размер соответствующего входа. Положительное значение указывает, что соответствующий порт может принять только векторы того размера. Например, `[2 3]` задает два входных порта размеров `2` и `3`, соответственно. Если ширина входного сигнала не совпадает с ожидаемой шириной, сообщение об ошибке появляется. Значение `-1` указывает, что соответствующий порт может принять скаляры или векторы любого размера.
CellArray	Длина массива ячеек задает количество входных параметров. Значение каждой ячейки задает размер соответствующего входа. Скалярное значение `N` задает вектор размера `N`. Значение `-1` средние значения, что соответствующий порт может принять скалярные или векторные сигналы любого размера.
Список имен сигнала	Можно ввести список имен сигнала, разделенных запятыми. Simulink присваивает каждое имя к соответствующему порту и сигналу. Например, если вы вводите `position,velocity`, блок Mux имеет два входных параметров, названные `position` и `velocity`.

Совет

Если вы задаете скаляр для параметра Number of inputs, и все входные порты соединяются, когда вы проводите новую сигнальную линию близко к входной стороне блока Mux, Simulink добавляет порт и обновляет параметр.

Программируемое использование

Параметры блоков: Inputs

Ввод: скаляр, вектор, массив ячеек, сигнализирует о списке имен

Значения: номер, вектор номеров портов, массива ячеек или списка имен сигнала

Значение по умолчанию: {'2'}

`Display option` — Отображенный значок блока
`bar` (значение по умолчанию) | `nonesignal`

По умолчанию значок блока является твердой панелью основного цвета блока. Чтобы отобразить значок как полую панель, содержащую имена входного сигнала, выберите signals. Чтобы отобразить значок как поле, содержащее блочное имя, выберите none.

Программируемое использование

Параметры блоков: DisplayOption

Ввод: символьный вектор

Значения: 'bar' 'signals' 'none''bar'

Значение по умолчанию: 'bar'

Примеры модели

Модель приостановки транспортного средства

Смоделируйте упрощенную модель полуавтомобиля, которая включает независимую переднюю и заднюю вертикальную приостановку. Модель также включает подачу тела и степени свободы возврата. Пример предоставляет описание модели, чтобы показать, как симуляция может использоваться, чтобы исследовать характеристики поездки. Можно использовать эту модель в сочетании с симуляцией трансмиссии, чтобы исследовать продольную перестановку, следующую из изменений в установке дросселя.

Открытая модель

Характеристики блока

Типы данных	`Boolean` \| `double` \| `enumerated` \| `fixed point` \| `integer` \| `single`
Прямое сквозное соединение	`yes`
Многомерные сигналы	`no`
Сигналы переменного размера	`no`
Обнаружение пересечения нулем	`no`

Расширенные возможности

Генерация кода C/C++
Генерация кода C и C++ с помощью Simulink® Coder™.

Фактическая поддержка типа данных или возможности зависит от реализации блока.

Генерация HDL-кода
Сгенерируйте Verilog и код VHDL для FPGA и проекты ASIC с помощью HDL Coder™.

HDL Coder™ обеспечивает дополнительные параметры конфигурации, которые влияют на реализацию HDL и синтезируемую логику.

Архитектура HDL

Этот блок имеет одну, архитектуру HDL по умолчанию.

Свойства блока HDL

ConstrainedOutputPipeline	Количество регистров, чтобы поместить при выходных параметрах путем перемещения существующих задержек в рамках проекта. Распределенная конвейеризация не перераспределяет эти регистры. `Значением по умолчанию является 0`. Для получения дополнительной информации смотрите ConstrainedOutputPipeline (HDL Coder).
InputPipeline	Количество входных настроек канала связи, чтобы вставить в сгенерированный код. Распределенная конвейеризация и ограниченная выходная конвейеризация могут переместить эти регистры. `Значением по умолчанию является 0`. Для получения дополнительной информации смотрите InputPipeline (HDL Coder).
OutputPipeline	Количество выходных настроек канала связи, чтобы вставить в сгенерированный код. Распределенная конвейеризация и ограниченная выходная конвейеризация могут переместить эти регистры. `Значением по умолчанию является 0`. Для получения дополнительной информации смотрите OutputPipeline (HDL Coder).

Поддержка комплексных данных

Этот блок поддерживает генерацию кода для комплексных сигналов.

Ограничения

Шины не поддержаны для генерации HDL-кода.

Генерация кода PLC
Сгенерируйте код Структурированного текста с помощью Simulink® PLC Coder™.

Преобразование фиксированной точки
Спроектируйте и симулируйте системы фиксированной точки с помощью Fixed-Point Designer™.

Фактическая поддержка типа данных или возможности зависит от реализации блока.

Документация

Mux

Описание

Примечание

Порты

Входной параметр

`Port_1` — Примите сигнал вектора нешины извлечь и выходные сигналы
действительный или комплексные числа любого типа данных нешины поддержан Simulink

Вывод

Параметры

`Number of inputs` — Входные параметры
2 (значения по умолчанию) | скаляр | вектор | массив ячеек | список, разделенный запятыми имен сигнала

Совет

Программируемое использование

`Display option` — Отображенный значок блока
`bar` (значение по умолчанию) | `nonesignal`

Программируемое использование

Примеры модели

Модель приостановки транспортного средства

Характеристики блока

Расширенные возможности

Генерация кода C/C++
Генерация кода C и C++ с помощью Simulink® Coder™.

Генерация HDL-кода
Сгенерируйте Verilog и код VHDL для FPGA и проекты ASIC с помощью HDL Coder™.

Архитектура HDL

Свойства блока HDL

Поддержка комплексных данных

Ограничения

Генерация кода PLC
Сгенерируйте код Структурированного текста с помощью Simulink® PLC Coder™.

Преобразование фиксированной точки
Спроектируйте и симулируйте системы фиксированной точки с помощью Fixed-Point Designer™.

Смотрите также

Темы

Представлено до R2006a

Документация Simulink

Поддержка

Документация

Mux

Описание

Примечание

Порты

Входной параметр

Port_1 — Примите сигнал вектора нешины извлечь и выходные сигналы действительный или комплексные числа любого типа данных нешины поддержан Simulink

Вывод

Параметры

Number of inputs — Входные параметры 2 (значения по умолчанию) | скаляр | вектор | массив ячеек | список, разделенный запятыми имен сигнала

Совет

Программируемое использование

Display option — Отображенный значок блока bar (значение по умолчанию) | nonesignal

Программируемое использование

Примеры модели

Модель приостановки транспортного средства

Характеристики блока

Расширенные возможности

Генерация кода C/C++ Генерация кода C и C++ с помощью Simulink® Coder™.

Генерация HDL-кода Сгенерируйте Verilog и код VHDL для FPGA и проекты ASIC с помощью HDL Coder™.

Архитектура HDL

Свойства блока HDL

Поддержка комплексных данных

Ограничения

Генерация кода PLC Сгенерируйте код Структурированного текста с помощью Simulink® PLC Coder™.

Преобразование фиксированной точки Спроектируйте и симулируйте системы фиксированной точки с помощью Fixed-Point Designer™.

Смотрите также

Темы

Представлено до R2006a

Документация Simulink

Поддержка

`Port_1` — Примите сигнал вектора нешины извлечь и выходные сигналы
действительный или комплексные числа любого типа данных нешины поддержан Simulink

`Number of inputs` — Входные параметры
2 (значения по умолчанию) | скаляр | вектор | массив ячеек | список, разделенный запятыми имен сигнала

`Display option` — Отображенный значок блока
`bar` (значение по умолчанию) | `nonesignal`

Генерация кода C/C++
Генерация кода C и C++ с помощью Simulink® Coder™.

Генерация HDL-кода
Сгенерируйте Verilog и код VHDL для FPGA и проекты ASIC с помощью HDL Coder™.

Генерация кода PLC
Сгенерируйте код Структурированного текста с помощью Simulink® PLC Coder™.

Преобразование фиксированной точки
Спроектируйте и симулируйте системы фиксированной точки с помощью Fixed-Point Designer™.