Unary Minus

Инвертируйте вход

расширьте все на странице

Библиотека:
Simulink / Математические операции
HDL Coder / Операции Плавающей точки HDL
HDL Coder / Математические операции

Описание

Блок Unary Minus инвертирует вход.

Порты

Входной параметр

развернуть все

`Port_1` — Сигнал инвертировать
скаляр | вектор | матрица | массив N-D

Входной сигнал, заданный как скаляр, вектор, матрица или массив N-D.

Типы данных: single | double | int8 | int16 | int32 | fixed point

Вывод

развернуть все

`Port_1` — Отрицание входного сигнала
скаляр | вектор | матрица | массив N-D

Отрицание входного сигнала. Выход имеет совпадающий тип данных и размерности как вход.

Типы данных: single | double | int8 | int16 | int32 | fixed point

Параметры

развернуть все

`Saturate on integer overflow` — Метод действия переполнения
`off` (значение по умолчанию) | `on`

Выбор, чтобы иметь целочисленное переполнение насыщает. В противном случае переполнение переносится.

Когда вы устанавливаете этот флажок, насыщение применяется к каждой внутренней операции на блоке, не только выходу или результату. В общем случае процесс генерации кода может обнаружить, когда переполнение не возможно. В этом случае генератор кода не производит код насыщения.

Для типов данных целого числа со знаком унарное минус наиболее отрицательной величины не является представимым, по условию вводят. В этом случае флажок Saturate on integer overflow управляет поведением блока:

Установка параметра	Блокируйте поведение	Примеры
Saturate on integer overflow = `on`	Значения насыщают к самому положительному значению целочисленного типа данных	Для 8-битных целых чисел со знаком,-128 карт к 127. Для 16-битных целых чисел со знаком,-32768 карт к 32 767. Для 32-битных целых чисел со знаком,-2147483648 карт к 2147483647.
Saturate on integer overflow = `off`	Значения переносятся к наиболее отрицательной величине целочисленного типа данных	Для 8-битных целых чисел со знаком,-128 остается-128. Для 16-битных целых чисел со знаком,-32768 остается-32768. Для 32-битных целых чисел со знаком,-2147483648 остается-2147483648.

Программируемое использование

Параметры блоков: SaturateOnIntegerOverflow

Ввод: символьный вектор

Значения: 'off' | 'on'

Значение по умолчанию: 'off'

`Sample time` — Задайте шаг расчета как значение кроме `-1`
-1 (значение по умолчанию) | скаляр | вектор

Задайте шаг расчета как значение кроме-1. Для получения дополнительной информации см. Настройку времени выборки.

Зависимости

Этот параметр не отображается, если он явным образом не установлен в значение кроме -1. Чтобы узнать больше, смотрите Блоки, для Которых Не Рекомендуется Шаг расчета.

Программируемое использование

Параметры блоков: SampleTime

Ввод: символьный вектор

Значения: скаляр или вектор

Значение по умолчанию: '-1'

Примеры модели

Унарный минус матричного входа

Вычислите унарное минус матричного входа.

Открытая модель

Характеристики блока

Типы данных	`double` \| `^{fixed point[a]}` \| `^integer[a]` \| `single`
Прямое сквозное соединение	`yes`
Многомерные сигналы	`yes`
Сигналы переменного размера	`no`
Обнаружение пересечения нулем	`no`
^[a] Этот блок только поддерживает подписанные типы данных с фиксированной точкой.

Расширенные возможности

Генерация кода C/C++
Генерация кода C и C++ с помощью Simulink® Coder™.

Генерация HDL-кода
Сгенерируйте Verilog и код VHDL для FPGA и проекты ASIC с помощью HDL Coder™.

HDL Coder™ обеспечивает дополнительные параметры конфигурации, которые влияют на реализацию HDL и синтезируемую логику.

Архитектура HDL

Этот блок имеет одну, архитектуру HDL по умолчанию.

Свойства блока HDL

ConstrainedOutputPipeline	Количество регистров, чтобы поместить при выходных параметрах путем перемещения существующих задержек в рамках проекта. Распределенная конвейеризация не перераспределяет эти регистры. `Значением по умолчанию является 0`. Для получения дополнительной информации смотрите ConstrainedOutputPipeline (HDL Coder).
InputPipeline	Количество входных настроек канала связи, чтобы вставить в сгенерированный код. Распределенная конвейеризация и ограниченная выходная конвейеризация могут переместить эти регистры. `Значением по умолчанию является 0`. Для получения дополнительной информации смотрите InputPipeline (HDL Coder).
OutputPipeline	Количество выходных настроек канала связи, чтобы вставить в сгенерированный код. Распределенная конвейеризация и ограниченная выходная конвейеризация могут переместить эти регистры. `Значением по умолчанию является 0`. Для получения дополнительной информации смотрите OutputPipeline (HDL Coder).

Поддержка комплексных данных

Этот блок поддерживает генерацию кода для комплексных сигналов.

Генерация кода PLC
Сгенерируйте код Структурированного текста с помощью Simulink® PLC Coder™.

Преобразование фиксированной точки
Спроектируйте и симулируйте системы фиксированной точки с помощью Fixed-Point Designer™.

Этот блок только поддерживает подписанные типы данных с фиксированной точкой.

Смотрите также

uminus

Темы

Приоритет операторов (MATLAB)

Документация

Unary Minus

Описание

Порты

Входной параметр

`Port_1` — Сигнал инвертировать
скаляр | вектор | матрица | массив N-D

Вывод

`Port_1` — Отрицание входного сигнала
скаляр | вектор | матрица | массив N-D

Параметры

`Saturate on integer overflow` — Метод действия переполнения
`off` (значение по умолчанию) | `on`

Программируемое использование

`Sample time` — Задайте шаг расчета как значение кроме `-1`
-1 (значение по умолчанию) | скаляр | вектор

Зависимости

Программируемое использование

Примеры модели

Унарный минус матричного входа

Характеристики блока

Расширенные возможности

Генерация кода C/C++
Генерация кода C и C++ с помощью Simulink® Coder™.

Генерация HDL-кода
Сгенерируйте Verilog и код VHDL для FPGA и проекты ASIC с помощью HDL Coder™.

Архитектура HDL

Свойства блока HDL

Поддержка комплексных данных

Генерация кода PLC
Сгенерируйте код Структурированного текста с помощью Simulink® PLC Coder™.

Преобразование фиксированной точки
Спроектируйте и симулируйте системы фиксированной точки с помощью Fixed-Point Designer™.

Смотрите также

Темы

Представлено до R2006a

Документация Simulink

Поддержка

Документация

Unary Minus

Описание

Порты

Входной параметр

Port_1 — Сигнал инвертировать скаляр | вектор | матрица | массив N-D

Вывод

Port_1 — Отрицание входного сигнала скаляр | вектор | матрица | массив N-D

Параметры

Saturate on integer overflow — Метод действия переполнения off (значение по умолчанию) | on

Программируемое использование

Sample time — Задайте шаг расчета как значение кроме -1-1 (значение по умолчанию) | скаляр | вектор

Зависимости

Программируемое использование

Примеры модели

Унарный минус матричного входа

Характеристики блока

Расширенные возможности

Генерация кода C/C++ Генерация кода C и C++ с помощью Simulink® Coder™.

Генерация HDL-кода Сгенерируйте Verilog и код VHDL для FPGA и проекты ASIC с помощью HDL Coder™.

Архитектура HDL

Свойства блока HDL

Поддержка комплексных данных

Генерация кода PLC Сгенерируйте код Структурированного текста с помощью Simulink® PLC Coder™.

Преобразование фиксированной точки Спроектируйте и симулируйте системы фиксированной точки с помощью Fixed-Point Designer™.

Смотрите также

Темы

Представлено до R2006a

Документация Simulink

Поддержка

`Port_1` — Сигнал инвертировать
скаляр | вектор | матрица | массив N-D

`Port_1` — Отрицание входного сигнала
скаляр | вектор | матрица | массив N-D

`Saturate on integer overflow` — Метод действия переполнения
`off` (значение по умолчанию) | `on`

`Sample time` — Задайте шаг расчета как значение кроме `-1`
-1 (значение по умолчанию) | скаляр | вектор

Генерация кода C/C++
Генерация кода C и C++ с помощью Simulink® Coder™.

Генерация HDL-кода
Сгенерируйте Verilog и код VHDL для FPGA и проекты ASIC с помощью HDL Coder™.

Генерация кода PLC
Сгенерируйте код Структурированного текста с помощью Simulink® PLC Coder™.

Преобразование фиксированной точки
Спроектируйте и симулируйте системы фиксированной точки с помощью Fixed-Point Designer™.