Начало работы с HDL Coder

Сгенерируйте код VHDL и Verilog для проекты ASIC и FPGA

HDL Coder™ генерирует портативный, синтезируемый VHDL® и код Verilog® от функций MATLAB®, модели Simulink® и графики Stateflow®. Сгенерированный HDL-код может использоваться в программировании FPGA или прототипировании ASIC и проекте.

HDL Coder предоставляет советнику по вопросам рабочего процесса, который автоматизирует программирование Xilinx®, Microsemi® и Intel® FPGAs. Можно управлять архитектурой HDL и реализацией, подсветить критические пути и сгенерировать оценки использования аппаратного ресурса. HDL Coder обеспечивает трассируемость между вашей моделью Simulink и сгенерированным кодом Verilog и VHDL, включая верификацию кода для приложений повышенной надежности, придерживающихся DO-254 и других стандартов.

Поддержка промышленных стандартов доступна через IEC Certification Kit (for ISO 26262 and IEC 61508).

Примеры

О блоках Simulink и поддержке языка MATLAB

Рекомендуемые примеры

Видео

Обзор HDL Coder
Сгенерируйте код VHDL и Verilog для FPGA и проекты ASIC с помощью HDL Coder

Используя Simulink, чтобы развернуть алгоритм MATLAB на FPGA или ASIC
Узнать, как взять алгоритм ЦОС MATLAB через Simulink, Fixed-Point Designer и HDL Coder, и предназначаться для FPGA или ASIC

Для просмотра документации необходимо авторизоваться на сайте