hdlcoder.runWorkflow

Запустите рабочий процесс развертывания и генерация HDL-кода

Описание

hdlcoder.runWorkflow(DUT) запускает генерацию HDL-кода и рабочий процесс развертывания с параметрами конфигурации рабочего процесса по умолчанию.

hdlcoder.runWorkflow(DUT,workflow_config) запускает генерацию HDL-кода и рабочий процесс развертывания согласно заданной настройке рабочего процесса, workflow_config.

Лучшая практика состоит в том, чтобы использовать HDL Workflow Advisor, чтобы сконфигурировать рабочий процесс, затем экспортировать скрипт рабочего процесса. Команды в скрипте рабочего процесса создают и конфигурируют объект настройки рабочего процесса, который совпадает с настройками в HDL Workflow Advisor. Скрипт включает hdlcoder.runWorkflow команда. Чтобы узнать больше, смотрите Рабочий процесс HDL Запуска со Скриптом.

hdlcoder.runWorkflow(DUT,workflow_config, Verbosity) запускает генерацию HDL-кода и рабочий процесс развертывания согласно заданной настройке рабочего процесса, workflow_config, и уровень детализации для сообщений о ходе выполнения, сгенерированных как рабочий процесс, продолжает.

Лучшая практика состоит в том, чтобы использовать HDL Workflow Advisor, чтобы сконфигурировать рабочий процесс, затем экспортировать скрипт рабочего процесса. Команды в скрипте рабочего процесса создают и конфигурируют объект настройки рабочего процесса, который совпадает с настройками в HDL Workflow Advisor. Скрипт включает hdlcoder.runWorkflow команда. Чтобы узнать больше, смотрите Рабочий процесс HDL Запуска со Скриптом.

Примеры

свернуть все

Этим примером является типовой скрипт рабочего процесса ASIC/FPGA, который предназначается для устройства Xilinx Virtex-7. Это использует инструмент синтеза Xilinx Vivado. Пример генерирует HDL-код для sfir_fixed модель, и выполняет синтез FPGA и анализ.

Прежде, чем запустить Рабочий процесс

Прежде, чем запустить рабочий процесс, необходимо было установить инструмент синтеза. Используйте hdlsetuptoolpath, чтобы задать путь к вашему инструменту синтеза.

hdlsetuptoolpath('ToolName','Xilinx Vivado','ToolPath',...
'L:\Xilinx\Vivado\2016.2\bin\vivado.bat');
Prepending following Xilinx Vivado path(s) to the system path:
L:\Xilinx\Vivado\2016.2\bin

Задайте модель для выполнения рабочего процесса

Запускать рабочий процесс HDL с настройками по умолчанию для подсистемы DUT, modelname/DUT, в командной строке, введите:

open_system('sfir_fixed');

Параметры HDL модели

Установите параметры HDL Модели

hdlset_param('sfir_fixed', 'SynthesisTool', 'Xilinx Vivado');
hdlset_param('sfir_fixed', 'SynthesisToolChipFamily', 'Virtex7');
hdlset_param('sfir_fixed', 'SynthesisToolDeviceName', 'xc7vx485t');
hdlset_param('sfir_fixed', 'SynthesisToolPackageName', 'ffg1761');
hdlset_param('sfir_fixed', 'SynthesisToolSpeedValue', '-2');

Параметры конфигурации рабочего процесса

  • Создайте Объект Настройки Рабочего процесса с настройками по умолчанию

  • Задайте путь к своей папке проекта. Этот шаг является дополнительным

hWC = hdlcoder.WorkflowConfig('SynthesisTool','Xilinx Vivado', ...
    'TargetWorkflow','Generic ASIC/FPGA');

hWC.ProjectFolder = 'C:/Temp/hdl_prj';

Запустите рабочий процесс

hdlcoder.runWorkflow('sfir_fixed/symmetric_fir', hWC);
### Workflow begin.
### Loading settings from model.
### ++++++++++++++ Task Generate RTL Code and Testbench ++++++++++++++
### Generating HDL for 'sfir_fixed/symmetric_fir'.
### Starting HDL check.
### Begin VHDL Code Generation for 'sfir_fixed'.
### Working on sfir_fixed/symmetric_fir as C:\Temp\hdl_prj\hdlsrc\sfir_fixed\symmetric_fir.vhd.
### Creating HDL Code Generation Check Report file://C:\Temp\hdl_prj\hdlsrc\sfir_fixed\symmetric_fir_report.html
### HDL check for 'sfir_fixed' complete with 0 errors, 0 warnings, and 0 messages.
### HDL code generation complete.
### ++++++++++++++ Task Create Project ++++++++++++++
### Generating Xilinx Vivado 2016.2 project: <a href="matlab:downstream.tool.openTargetTool('L:\Xilinx\Vivado\2016.2\bin\vivado symmetric_fir_vivado.xpr &','C:\Temp\hdl_prj\vivado_prj\symmetric_fir_vivado.xpr',1);">C:\Temp\hdl_prj\vivado_prj\symmetric_fir_vivado.xpr</a>
### Generated logfile: <a href="matlab:edit('C:\Temp\hdl_prj\hdlsrc\sfir_fixed\workflow_task_CreateProject.log')">C:\Temp\hdl_prj\hdlsrc\sfir_fixed\workflow_task_CreateProject.log</a>
### Task "Create Project" successful.
### ++++++++++++++ Task Run Synthesis ++++++++++++++
### Generated logfile: <a href="matlab:edit('C:\Temp\hdl_prj\hdlsrc\sfir_fixed\workflow_task_RunSynthesis.log')">C:\Temp\hdl_prj\hdlsrc\sfir_fixed\workflow_task_RunSynthesis.log</a>
### Task "Run Synthesis" successful.
### ++++++++++++++ Task Annotate Model with Synthesis Result ++++++++++++++
### Parsing the timing file...
### Matched Source = 'sfir_fixed/symmetric_fir/ud1_out1'
### Matched Destination = 'sfir_fixed/symmetric_fir/y_out'
### Highlighting CP 1 from 'sfir_fixed/symmetric_fir/ud1_out1' to 'sfir_fixed/symmetric_fir/y_out' ...
### Click <a href="matlab:hdlannotatepath('reset')">here</a> to reset highlighting.
### Workflow complete.

Входные параметры

свернуть все

Полный путь к DUT в виде вектора символов.

Пример: 'hdlcoder_led_blinking/led_counter'

Генерация HDL-кода и настройка рабочего процесса развертывания в виде hdlcoder.WorkflowConfig объект.

Когда Verbosity оставлен значению по умолчанию 'off', минимальные сообщения о ходе выполнения генерации кода отображены как генерация кода и запуски рабочего процесса развертывания. Когда Verbosity установлен в 'on', отображены более подробные сообщения о ходе выполнения.

Введенный в R2015b

Для просмотра документации необходимо авторизоваться на сайте