Serializer1D

Преобразуйте векторный сигнал в скалярные или меньшие векторы

Библиотека

HDL Coder / Операции HDL

Описание

Блок Serializer1D преобразует более медленный векторный сигнал в более быстрый поток скалярных сигналов или меньших сигналов вектора размера на основе значений Idle Cycle и Ratio. Чтобы совпадать с быстрее сериализированным выходом, шаг расчета изменяется согласно этому уравнению:

$O u t p u t S a m p l e T i m e = I n p u t S a m p l e T i m e / (R a t i o + I d l e C y c l e s)$

Рассмотрите этот пример, где входные данные являются вектором размера 4, и Ratio установлен в 4.

Выходные данные сериализируют каждый из векторных сигналов в четыре скалярных сигнала. Шаг расчета при выходе: $O u t p u t S a m p l e T i m e = I n p u t S a m p l e T i m e / 4$ .

Чтобы добавить неактивные циклы в конце каждого выхода, для Idle Cycles, задают целое число, больше, чем нуль. Рассмотрите этот пример с набором Ratio к 4 и набором Idle Cycles к 2.

Для каждого медленного векторного сигнала выход имеет шесть быстрых циклов, состоящих из четырех сериализированных скалярных сигналов и двух неактивных циклов. Шаг расчета при выходе $O u t p u t S a m p l e T i m e = I n p u t S a m p l e T i m e / 6$ .

Блок Serializer1D обеспечивает три управляющих сигнала: ValidIn, ValidOut и StartOut. Можно использовать ValidIn, чтобы управлять ValidOut и StartOut. Сериализированный выход не зависит от ValidIn. Определить, сериализировал ли выход данные, допустимо, используйте ValidIn и ValidOut. Если вы даете высокий вход ValidIn, и нет никаких неактивных циклов, ValidOut дает высокую производительность, которая указывает, что сериализированные данные выхода допустимы.

Рассмотрите пример, который имеет входные данные как вектор размера 4, набор Ratio к 4, набор Idle Cycles к 2, и использует все три управляющих сигнала.

Для первого входного вектора, ABCD, ValidIn является ложным. StartOut и ValidOut становятся ложными. Это означает, что значения выходных данных не допустимы. В форме волны значения данных представлены как X, которые соответствуют, чтобы не сделать значений ухода.

Для второго входного вектора, ABCE, ValidIn верен. Выходные данные сериализируют вектор в четыре скалярных сигнала. Управляющий сигнал StartOut становится верным при выходе A указать на запуск десериализации. В следующем цикле сигнал StartOut становится ложным. ValidOut верен для всех четырех выходных сигналов, указывающих на допустимые выходные данные для этих четырех циклов. ValidOut становится ложным для неактивных циклов, и значения выходных данных, не заботятся о значениях.

Параметры

Ratio

Фактор сериализации в виде положительной скалярной величины. Значением по умолчанию является 1.

Отношение равно размеру входного вектора, разделенного на размер выходного вектора. Размер входного вектора должен быть делимым отношением.

Idle Cycles

Количество неактивных циклов, чтобы добавить в конце каждого выхода. Значением по умолчанию является 0.

ValidIn

Активирует порт ValidIn. Значением по умолчанию является off.

StartOut

Активирует порт StartOut. Значением по умолчанию является off.

ValidOut

Активирует порт ValidOut. Значением по умолчанию является off.

Input data port dimensions (-1 for inherited): Размер сигнала входных данных. Размер входного вектора должен быть делимым отношением. По умолчанию блок наследовал размер на основе контекста в модели.
Input sample time (-1 for inherited): Временной интервал между хитами шага расчета или другой соответствующий шаг расчета такой как непрерывный. По умолчанию блок наследовал шаг расчета на основе контекста в модели. Для получения дополнительной информации смотрите Шаг расчета (Simulink).
Input signal type: Тип входного сигнала блока в виде autoдействительный, или complex. Значением по умолчанию является auto.

Порты

P

Входной сигнал, чтобы сериализировать. Типы данных шины не поддержаны.

ValidIn

Сигнал элемента управления вводом. Этот порт доступен, когда вы устанавливаете флажок ValidIn.

Тип данных: булевская переменная

S

Сериализированный выходной сигнал. Типы данных шины не поддержаны.

StartOut

Сигнал элемента управления выводом, который указывает, где запустить десериализацию. Можно использовать этот сигнал в качестве входа StartIn с блоком Deserializer1D. Чтобы использовать этот порт, установите флажок StartOut.

Тип данных: булевская переменная

ValidOut

Сигнал элемента управления выводом, который указывает на допустимый выходной сигнал. Можно использовать этот сигнал в качестве входа ValidIn с блоком Deserializer1D. Этот порт доступен, когда вы устанавливаете флажок ValidOut.

Тип данных: булевская переменная

Расширенные возможности

Генерация HDL-кода
Сгенерируйте Verilog и код VHDL для FPGA и проекты ASIC с помощью HDL Coder™.

HDL Coder™ обеспечивает дополнительные параметры конфигурации, которые влияют на реализацию HDL и синтезируемую логику.

Архитектура HDL

Примечание

Для результатов симуляции, которые совпадают со сгенерированным HDL-кодом в панели Решателя диалогового окна Configuration Parameters, снимают флажок для Treat each discrete rate as a separate task. Когда флажок снимается, однозадачный режим включен. Если вы симулируете блок с этим установленным флажком, выходные данные могут обновиться в том же цикле, но в сгенерированном HDL-коде, выходные данные обновляются один цикл позже.

Этот блок имеет одну, архитектуру HDL по умолчанию.

Свойства блока HDL

Общий
ConstrainedOutputPipeline	Количество регистров, чтобы поместить при выходных параметрах путем перемещения существующих задержек в рамках проекта. Распределенная конвейеризация не перераспределяет эти регистры. `Значением по умолчанию является 0`. Для получения дополнительной информации смотрите ConstrainedOutputPipeline.
InputPipeline	Количество входных настроек канала связи, чтобы вставить в сгенерированный код. Распределенная конвейеризация и ограниченная выходная конвейеризация могут переместить эти регистры. `Значением по умолчанию является 0`. Для получения дополнительной информации смотрите InputPipeline.
OutputPipeline	Количество выходных настроек канала связи, чтобы вставить в сгенерированный код. Распределенная конвейеризация и ограниченная выходная конвейеризация могут переместить эти регистры. `Значением по умолчанию является 0`. Для получения дополнительной информации смотрите OutputPipeline.

Документация

Serializer1D

Библиотека

Описание

Параметры

Порты

Расширенные возможности

Генерация HDL-кода
Сгенерируйте Verilog и код VHDL для FPGA и проекты ASIC с помощью HDL Coder™.

Архитектура HDL

Примечание

Свойства блока HDL

Смотрите также

Введенный в R2014b

Документация HDL Coder

Поддержка

Документация

Serializer1D

Библиотека

Описание

Параметры

Порты

Расширенные возможности

Генерация HDL-кода Сгенерируйте Verilog и код VHDL для FPGA и проекты ASIC с помощью HDL Coder™.

Архитектура HDL

Примечание

Свойства блока HDL

Смотрите также

Введенный в R2014b

Документация HDL Coder

Поддержка

Генерация HDL-кода
Сгенерируйте Verilog и код VHDL для FPGA и проекты ASIC с помощью HDL Coder™.