Sine HDL Optimized

Реализуйте синусоиду фиксированной точки при помощи подхода интерполяционной таблицы, оптимизированного для генерации HDL-кода

Библиотека

HDL Coder™ / Интерполяционные таблицы

Описание

Блок Sine HDL Optimized реализует синусоиду фиксированной точки при помощи метода интерполяционной таблицы, который использует симметрию волны четвертью.

Для самой эффективной реализации HDL сконфигурируйте блок с точной степенью двойки как число элементов. В диалоговом окне Block Parameters, для Number of data points, задают целое число, которое является точной степенью двойки. Таким образом, задайте точки данных интерполяционной таблицы, чтобы быть (2^n), где n является целым числом. По умолчанию Number of data points равняется 64.

Когда вы задаете степень двойки для Number of data points, интерполяционные таблицы предшествуют регистру без сброса после генерации HDL-кода. Комбинация блока интерполяционной таблицы и регистра без сброса сопоставляет эффективно с RAM на целевом устройстве.

В зависимости от вашего выбора параметра Output formula блоки могут вывести эти функции входного сигнала:

sin (2πu)
because(2πu)
exp (i 2πu)
sin (2πu) и because(2πu),

Используйте параметр Table data type, чтобы задать размер слова типа выходных данных фиксированной точки. Дробная продолжительность выхода является выходным размером слова минус 2.

Поддержка типов данных

Блок Sine HDL Optimized принимает сигналы этих типов данных:

Плавающая точка
Встроенное целое число
Фиксированная точка
Булевская переменная

Выход блока является типом данных с фиксированной точкой.

Для получения дополнительной информации смотрите Типы данных, Поддержанные Simulink (Simulink) в документации Simulink^®.

Параметры

Output formula

Выберите сигнал (сигналы) вывести.

Number of data points

Задайте количество точек данных, чтобы получить из интерполяционной таблицы. Реализация является самой эффективной, когда вы задаете точки данных интерполяционной таблицы, чтобы быть (2^n), где n является целым числом.

Table data type

Задайте тип данных table. Можно задать выражение, которое оценивает к типу данных, например, fixdt(1,16,0).

Нажмите кнопку Show data type assistant, чтобы отобразить Data Type Assistant, который помогает вам установить тип данных table.

Show data type assistant

Отобразите Data Type Assistant. В Data Type Assistant можно выбрать режим, чтобы задать тип данных.

Mode

Выберите режим спецификации типа данных. Если вы выбираете Expression, введите выражение, которое оценивает к типу данных, например, fixdt(1,16,0).

Если вы выбираете Fixed point, можно использовать опции в Data Type Assistant, чтобы задать тип данных с фиксированной точкой. В Fixed point режим, можно выбрать масштабирование двоичной точки и задать размер слова со знаком, дробную длину и установку переопределения типа данных.

Характеристики

Типы данных	Дважды \| один \| булевская переменная \| основывают целое число \| фиксированная точка
'SampleTime'	Наследованный от управления блоком
Прямое сквозное соединение	Да
Многомерные сигналы	Нет
Сигналы переменного размера	Нет
Обнаружение пересечения нулем	Нет
Генерация кода	Да

Расширенные возможности

Генерация HDL-кода
Сгенерируйте Verilog и код VHDL для FPGA и проекты ASIC с помощью HDL Coder™.

HDL Coder обеспечивает дополнительные параметры конфигурации, которые влияют на реализацию HDL и синтезируемую логику.

Архитектура HDL

HDL-код реализует блок Sine HDL Optimized при помощи интерполяционной таблицы волны четвертью, которую вы задаете в параметрах блока Simulink.

Свойства блока HDL

Общий
ConstrainedOutputPipeline	Количество регистров, чтобы поместить при выходных параметрах путем перемещения существующих задержек в рамках проекта. Распределенная конвейеризация не перераспределяет эти регистры. `Значением по умолчанию является 0`. Для получения дополнительной информации смотрите ConstrainedOutputPipeline.
InputPipeline	Количество входных настроек канала связи, чтобы вставить в сгенерированный код. Распределенная конвейеризация и ограниченная выходная конвейеризация могут переместить эти регистры. `Значением по умолчанию является 0`. Для получения дополнительной информации смотрите InputPipeline.
OutputPipeline	Количество выходных настроек канала связи, чтобы вставить в сгенерированный код. Распределенная конвейеризация и ограниченная выходная конвейеризация могут переместить эти регистры. `Значением по умолчанию является 0`. Для получения дополнительной информации смотрите OutputPipeline.

Документация

Sine HDL Optimized

Библиотека

Описание

Поддержка типов данных

Параметры

Характеристики

Расширенные возможности

Генерация HDL-кода
Сгенерируйте Verilog и код VHDL для FPGA и проекты ASIC с помощью HDL Coder™.

Архитектура HDL

Свойства блока HDL

Смотрите также

Введенный в R2017b

Документация HDL Coder

Поддержка

Документация

Sine HDL Optimized

Библиотека

Описание

Поддержка типов данных

Параметры

Характеристики

Расширенные возможности

Генерация HDL-кода Сгенерируйте Verilog и код VHDL для FPGA и проекты ASIC с помощью HDL Coder™.

Архитектура HDL

Свойства блока HDL

Смотрите также

Введенный в R2017b

Документация HDL Coder

Поддержка

Генерация HDL-кода
Сгенерируйте Verilog и код VHDL для FPGA и проекты ASIC с помощью HDL Coder™.