Unit Delay Enabled Resettable Synchronous
Сигнал задержки входа к одному периоду расчета, когда внешний Включает сигнал, верно, и внешний сигнал Сброса является ложным
- Библиотека:
HDL Coder / Дискретный
Описание
Блок Unit Delay Enabled Resettable Synchronous комбинирует функциональность блока Unit Delay Enabled Synchronous и блока Unit Delay Resettable Synchronous.
Блок Unit Delay Enabled Resettable Synchronous задерживает входной сигнал u к одному периоду расчета, когда внешние Включают сигнал, верно и когда внешний сигнал Сброса является ложным. Когда Разрешать сигнал является ложным, и выходной сигнал состояния содержат предыдущее значение. Когда сигнал Сброса верен, и выходной сигнал состояния принимают значение параметра Initial condition. Сигналы Разрешения и Сброса верны, когда E и R являются ненулевыми и ложными, когда E и R равняются нулю.
Реализация блока Unit Delay Enabled Synchronous состоит из Synchronous Subsystem, который содержит блок Enabled Delay с Delay length одного и блок State Control в Synchronous режим. Когда вы используете этот блок в своей модели и установили HDL Coder™, ваша модель генерирует более чистый HDL-код и использует меньше аппаратных ресурсов из-за Synchronous поведение блока State Control.
Ограничения
Блок не поддерживает векторные входные параметры на портах Reset и Enable.
Вы не можете использовать блок в Enabled Subsystem, Triggered Subsystem или блоках Resettable Subsystem то использование
Classicсемантика. Подсистема должна использоватьSynchronousсемантика.
Порты
Входной параметр
Входной параметр
Вывод
Параметры
Расширенные возможности
Смотрите также
State Control | Unit Delay | Unit Delay Resettable Synchronous | Unit Delay Enabled Synchronous