Рабочий процесс генерации ядра IP для модулей ввода-вывода Speedgoat
Для модулей ввода-вывода Speedgoat, которые поддерживают Xilinx® Vivado®, HDL Coder™ использует IP Core Generation инфраструктура рабочего процесса, чтобы сгенерировать допускающее повторное использование ядро IP HDL. Рабочий процесс представляет отчет ядра IP, который отображает целевую интерфейсную настройку и настройки генератора кода, которые вы задаете. Можно интегрировать ядро IP в больший проект путем добавления его в среде интегрирования встраиваемой системы. Смотрите Пользовательскую Генерацию Ядра IP.
Этот рисунок показывает, как программное обеспечение генерирует ядро IP с интерфейсом AXI и интегрирует ядро IP в исходный проект FPGA.
HDL Coder поддерживает Speedgoat IO333–325K с Simulink Real-Time FPGA I/O рабочий процесс. Этот рабочий процесс использует IP Core Generation инфраструктура рабочего процесса и имеет эти ключевые возможности:
Поддержка Xilinx Vivado как инструмент синтеза.
Генерирует допускающее повторное использование и ядро IP с обеспечением совместного доступа. Ядро IP группирует код RTL, заголовочный файл C и файлы определения ядра IP.
Создает проект для интеграции ядра IP в исходный проект Speedgoat.
Генерирует поток битов FPGA и загружает поток битов на целевой компьютер.
После создания потока битов FPGA рабочий процесс генерирует модель Simulink® Real-Time™. Модель является интерфейсной моделью подсистемы, которая содержит блоки, чтобы программировать FPGA и связаться с платой во время выполнения в реальном времени.
Чтобы узнать больше о рабочем процессе, смотрите, что FPGA Программирует и Настройка (Simulink Real-Time).
Похожие темы
- Программирование FPGA и настройка (Simulink Real-Time)
- Пользовательская генерация ядра IP