Генерация HDL-кода ускоряет разработку интегрированного канала приложений (ASIC) и проектов программируемой пользователем вентильной матрицы (FPGA) путем устранения разрыва между аппаратной разработкой и разработкой системы.
Традиционно, разработчики системы и разработчики аппаратных средств используют языки описания аппаратных средств (HDLs), такие как VHDL и Verilog, чтобы разработать аппаратный дизайн фильтра. HDLs обеспечивают испытанный метод для аппаратного проекта, но проекты кодирующего фильтра являются трудоемкими. Кроме того, алгоритмы и разработки системы создали использование, которое HDLs затрудняют, чтобы анализировать, исследовать, и совместно использовать.
Рабочий процесс Filter Design HDL Coder™ автоматизирует реализацию проектов в HDL. Во-первых, используя функции DSP System Toolbox™ (приложения, отфильтруйте Системные объекты), архитектор или разработчик разрабатывают алгоритм фильтра, предназначенный для оборудования. Затем с помощью диалогового окна Generate HDL (fdhdltool) или инструмент командной строки (generatehdl) из Filter Design HDL Coder разработчик конфигурирует опции генерации кода и генерирует реализацию VHDL или Verilog проекта. Разработчики могут легко изменить эти проекты и совместно использовать их между командами в форматах MATLAB® или HDL.
Сгенерированный HDL-код придерживается чистого, читаемого стиля кодирования. Дополнительный сгенерированный испытательный стенд HDL подтверждает, что сгенерированный код ведет себя как ожидалось и может ускорить реализацию испытательного стенда уровня системы. Разработчики могут также использовать программное обеспечение Filter Design HDL Coder, чтобы сгенерировать тестовые сигналы автоматически и подтвердить модели против стандартных исходных проектов.
Этот рабочий процесс позволяет разработчикам подстроить алгоритмы и модели посредством быстрого прототипирования и экспериментирования при проведении меньшего количества времени на реализации HDL.
fdhdltool | filterBuilder | filterDesigner | generatehdl