Filter Design HDL Coder

Сгенерируйте HDL-код для фильтров фиксированной точки

Filter Design HDL Coder™ генерирует синтезируемый, портативный VHDL® и код Verilog® для того, чтобы реализовать фильтры фиксированной точки, спроектированные с MATLAB® на FPGAs или ASICs. Это автоматически создает испытательные стенды VHDL и Verilog для симуляции, тестирования и проверки сгенерированного кода.

Запуск

Изучите основы Filter Design HDL Coder

Основные принципы генерации кода

Запуск генерации HDL-кода, выбор языка, скрипты генерации HDL-кода

Отфильтруйте параметры конфигурации

Один уровень, многоскоростной, расположенный каскадом, другие усовершенствованные цифровые фильтры

Оптимизация

Использование ресурсов, тактовая частота, область чипа, задержка

Индивидуальная настройка

Имена файлов и местоположения, идентификаторы и комментарии, порты и сброс, построения языка HDL

Верификация

Генерация испытательного стенда HDL и cosimulation со сторонними инструментами EDA

Синтез и автоматизация рабочего процесса

Компиляция, симуляция и генерация скриптов синтеза