Документация

Именование портов HDL

Имена по умолчанию для портов HDL фильтра следующие:

Например, объявление VHDL по умолчанию для сущности filt похож на следующее.

ENTITY filt IS
   PORT( clk               :     IN    std_logic;
         clk_enable        :     IN    std_logic;
         reset             :     IN    std_logic;
         filter_in         :     IN    std_logic_vector (15 DOWNTO 0); -- sfix16_En15
         filter_out        :     OUT   std_logic_vector (15 DOWNTO 0); -- sfix16_En15
         );
END filt;

Изменять названия порта,

Альтернатива командной строки: используйте generatehdl функция со свойствами InputPort, OutputPort, ClockInputPort, ClockEnableInputPort, и ResetInputPort изменять названия портов фильтра в сгенерированном HDL-коде.

Определение типа данных HDL для портов данных

По умолчанию отфильтруйте порты входных и выходных данных, имеют тип данных std_logic_vector в VHDL и типе wire в Verilog. Если вы генерируете код VHDL, альтернативно, можно задать signed/unsigned, и для портов выходных данных, Same as input data type. Кодер применяется, вводят SIGNED или UNSIGNED на основе типа данных, заданного в создании фильтра.

Изменить настройки типа данных VHDL для портов входных и выходных данных,

Альтернатива командной строки: используйте generatehdl функция со свойствами InputType и OutputType изменить тип данных VHDL для портов ввода и вывода.

Выбор асинхронной или синхронной логики сброса

По умолчанию сгенерированный HDL-код для регистров использует асинхронную логику сброса. Выберите асинхронную или синхронную логику сброса в зависимости от типа устройства, которое вы проектируете (например, FPGA или ASIC) и настройка.

Следующий фрагмент кода иллюстрирует использование асинхронного сброса. Блок процесса не проверяет на активные часы прежде, чем выполнить сброс.

delay_pipeline_process : PROCESS (clk, reset)
BEGIN
  IF reset = '1' THEN
    delay_pipeline (0 To 50) <= (OTHERS => (OTHERS => '0'));
  ELSIF clk'event AND clk = '1' THEN
    IF clk_enable = '1' THEN
      delay_pipeline(0) <= signed(filter_in);
      delay_pipeline(1 TO 50) <= delay_pipeline(0 TO 49);
    END IF;
  END IF;
END PROCESS delay_pipeline_process;

Чтобы изменить тип сброса в синхронный, выберите Synchronous в меню Reset type в панели Global settings диалогового окна Generate HDL.

Код для синхронного сброса следует. Этот процесс проверки блока на событие часов, возрастающее ребро, прежде, чем выполнить сброс.

delay_pipeline_process : PROCESS (clk, reset)
BEGIN
  IF rising_edge(clk) THEN
    IF reset = '1' THEN
      delay_pipeline (0 To 50) <= (OTHERS => (OTHERS => '0'));
    ELSIF clk_enable = '1' THEN
      delay_pipeline(0) <= signed(filter_in);
      delay_pipeline(1 TO 50) <= delay_pipeline(0 TO 49);
    END IF;
  END IF;
END PROCESS delay_pipeline_process;

Альтернатива командной строки: используйте generatehdl функция со свойством ResetType установить стиль сброса для регистров в сгенерированном HDL-коде.

Установка утверждаемого уровня для входного сигнала сброса

Утверждаемый уровень для входного сигнала сброса определяет, должен ли тот сигнал управляться к активному, высокому (1) или активный низкий (0) для регистров, которые будут сброшены в создании фильтра. По умолчанию кодер устанавливает утверждаемый уровень на активный высоко. Например, следующий фрагмент кода проверяет ли reset активно высоко прежде, чем заполнить delay_pipeline регистр:

Delay_Pipeline_Process : PROCESS (clk, reset)
BEGIN
  IF reset = '1' THEN
    delay_pipeline(0 TO 50) <= (OTHERS => (OTHERS => '0'));
.
.
.

Чтобы изменить настройки к низкому активному, выберите Active-low в меню Reset asserted level в панели Global settings диалогового окна Generate HDL.

С этим изменением, IF оператор в предыдущем сгенерированном коде превращается на

IF reset = '0' THEN

Альтернатива командной строки: используйте generatehdl функция со свойством ResetAssertedLevel установить утверждаемый уровень для входного сигнала сброса.

Подавление генерации логики сброса

Для некоторых приложений FPGA желательно избежать генерации сброса. Опция Remove reset from в панели Global settings диалогового окна Generate HDL позволяет вам подавить генерацию сброса от сдвиговых регистров.

Чтобы подавить генерацию сброса от сдвиговых регистров, выберите Shift register из выпадающего меню Remove reset from в панели Global settings диалогового окна Generate HDL.

Если вы не хотите подавлять генерацию сброса от сдвиговых регистров, оставлять набор Remove reset from его значению по умолчанию, которое является None.

Альтернатива командной строки: используйте generatehdl функция со свойством RemoveResetFrom подавить генерацию сброса от сдвиговых регистров.