Exponenta Banner

Отладьте ядро IP Используя сбор данных FPGA

Этот пример использует:

Открыть скрипт

То В этом примере показано, как отладить HDL Coder, сгенерировало Ядро IP использование функции Сбора данных FPGA HDL Verifier.

Требования

  • Оценочный комплект Xilinx Zynq ZC702

  • Пакет поддержки HDL Coder для платформы Xilinx Zynq

  • Пакет поддержки HDL Verifier для Советов FPGA Xilinx

  • (Необязательно) пакет поддержки Embedded Coder для платформы Xilinx Zynq

  • (Необязательно) DSP System Toolbox

  • Следуйте за разделом "Set up Zynq hardware and tools" в примере HDL Coder, Начинающем с Рабочим процессом Элемента кода HW/SW для Платформы Xilinx Zynq (HDL Coder), чтобы установить оборудование ZC702.

Введение

Когда вы отлаживаете сгенерированное Ядро IP от HDL Coder, полезно контролировать Ядро IP внутренние сигналы, когда это работает на действительном оборудовании. В этом примере показано, как использовать Сбор данных FPGA HDL Verifier, чтобы получить такие сигналы в MATLAB для отладки анализа.

Запустите путем рассмотрения модели в качестве примера:

open_system('hdlcoder_led_blinking_data_capture');

Подсистема led_counter является аппаратной подсистемой, предназначающейся для матрицы FPGA. В этой подсистеме мы отметили несколько внутренних сигналов как тестовые точки. HDL Coder направит те внутренние сигналы из DUT и в обертку Ядра IP так, чтобы сигналы могли быть соединены с IP HDL Сбора данных FPGA.

open_system('hdlcoder_led_blinking_data_capture/led_counter');

Сгенерируйте ядро IP HDL

Запустите HDL Workflow Advisor с модели и пробегите рабочий процесс Генерации Ядра IP. Для подробного пошагового руководства обратитесь к примеру, Начинающему с Рабочим процессом Элемента кода HW/SW для Платформы Xilinx Zynq (HDL Coder)

1. На шаге 1.1., выберите IP Core Generation в Целевом рабочем процессе. Для "Целевой платформы" выберите "Xilinx Zynq ZC702 evaluation kit"

2. На шаге 3.1.3 проверяйте "Генерацию порта Enable HDL DUT на тестовые точки"

3. На Шаге 1.3 выберите интерфейс "FPGA Data Capture - JTAG" для blinkfrequency, blinkdirection, led_output, и порты количества.

4. Пробегите остающиеся шаги рабочего процесса, чтобы сгенерировать IP HDL и программировать целевое устройство.

Получите и отобразите данные из Ядра IP

Теперь матрица FPGA была запрограммирована и выполнение, следующий шаг должен собрать данные от платы Zynq.

Во-первых, найдите скрипт запуска Сбора данных FPGA. В этом примере скрипт находится в вашей директории генерации HDL-кода: hdl_prj/ip_core/led_count_ip_v1_0/fpga_data_capture/launchDataCaptureApp.m. Можно также определить местоположение этого скрипта в отчете генерации кода.

Затем запустите этот скрипт в MATLAB. Необходимо будет добавить директорию, где этот скрипт расположен к пути MATLAB, или измените текущую папку.

После выполнения этого скрипта запускается Приложение Сбора данных FPGA. Можно нажать кнопку "Capture Data", чтобы собрать данные от FPGA, не настраивая триггеров.

В качестве альтернативы можно установить триггерное условие, где led_counter == 0, и инициировали положение 32. Затем нажмите кнопку "Capture Data" снова.

Документация HDL Verifier
Поддержка