Можно получить доступ к местоположениям встроенной памяти из MATLAB, с помощью ведущего IP AXI MATLAB в проекте FPGA и aximaster объект. Объект соединяется с IP по физическому кабелю и позволяет чтению и командам записи назначать ячейки памяти ведомым устройством из командной строки MATLAB.
Чтобы использовать эту функцию, необходимо загрузить пакет аппаратной поддержки для платы FPGA. Смотрите Пакет поддержки плат FPGA Загрузки.
К местоположениям встроенной памяти доступа от MATLAB® необходимо включать ведущий IP AXI MATLAB в проект FPGA. Этот IP соединяется с ведомыми ячейками памяти на плате. IP также отвечает на чтение и команды записи из командной строки MATLAB, по JTAG, PCI Express или кабелю Ethernet.
Чтобы настроить основной IP AXI для доступа из MATLAB, выполните эти шаги настройки:
Включайте ведущий IP AXI MATLAB в свой проект FPGA. Чтобы добавить путь для файлов IP к вашему проекту, вызовите setupAXIMasterForVivado или setupAXIMasterForQuartus функции.
В вашем проекте FPGA задайте, к каким адресам основному IP AXI позволяют получить доступ.
Основной IP AXI поддерживает AXI4 Облегченный, AXI4 и ведомые ячейки памяти Altera® Avalon. Межсоединение FPGA автоматически преобразует транзакции AXI4 в протокол каждого адреса.
Скомпилируйте свой проект FPGA, включая ведущий IP AXI MATLAB.
Соедините свою плату FPGA с вашим хостом - компьютером с помощью физического кабеля (JTAG, PCI Express или кабель Ethernet).
Программируйте FPGA со своим скомпилированным проектом.
В качестве альтернативы можно выполнить эти шаги в ведомом рабочем процессе HDL Coder™ при помощи демонстрационного исходного проекта, такого как тот, включенный в эти примеры: Рабочий процесс Генерации Ядра IP Без Встроенного Процессора ARM: Стрела ДЕКА МАКС 10 Оценочных комплектов FPGA (HDL Coder) или Рабочий процесс Генерации Ядра IP без Встроенного Процессора ARM: (HDL Coder) Xilinx Kintex-7 KC705.
Если программа работает на вашей плате FPGA, можно создать объект шаблона AXI MATLAB, aximaster. Чтобы получить доступ к ведомым ячейкам памяти на плате, используйте readmemory и writememory методы этого объекта.
При использовании JTAG как физическое соединение к вашей плате у вас может быть дополнительный дюйм/с, которые используют ту же связь JTAG. Такой дюйм/с включает сбор данных FPGA, Altera SignalTap II или ядра Logic Analyzer Xilinx® Vivado®. Ведущий IP AXI MATLAB может сосуществовать в вашем проекте с другим дюйм/с, которые используют связь JTAG, однако, только одно из этих приложений может использовать кабель JTAG за один раз. Выпустите aximaster возразите, чтобы возвратить ресурс JTAG для использования другими приложениями.
Наиболее распространенное конфликтное использование кабеля JTAG должно повторно программировать FPGA. Остановите любой сбор данных FPGA или MATLAB ведущее устройство AXI связь JTAG, прежде чем можно будет использовать кабель, чтобы программировать FPGA.
Максимальная скорость передачи данных между хостом - компьютером и FPGA ограничивается частотой часов JTAG. Для плат Altera частота часов JTAG составляет 12 МГц. или 24 МГц. Для плат Xilinx частота часов JTAG составляет 33 МГц. или 66 МГц. Частота JTAG зависит от типа кабеля и максимальной частоты часов, поддержанной платой FPGA.
