Поиск и устранение проблем FIL

Если вы получаете сообщение или ошибку когда-либо во время процесса FIL (от генерации блока FIL к выполнению симуляции), консультируйтесь с одной из следующих таблиц для возможной причины и решения.

Сообщение или ошибкаПричинаФиксация
Проект не удовлетворяет целям синхронизации (это сообщение сгенерировано из программного обеспечения проекта FPGA),Проект не удовлетворяет целям синхронизации, и программное обеспечение не могло создать файл программирования.Измените некоторую часть своего проекта или используйте различную макетную плату.
Не удалось загрузить поток битовlibusb по умолчанию поставленный с клиентом Debian® не совместимо с iMPACT™.Консультируйтесь с пользовательской документацией Xilinx® для совместимости распределения Linux® инструментов ISE.
RAM в проекте не соответствует до Simulink® RAM после первой запущенной симуляцииSimulink запускается со времени 0 каждых раз, что означает, что RAM в Simulink инициализируется, чтобы обнулить. Однако это не верно в оборудовании. Если у вас будет RAM в вашем проекте, первая симуляция будет совпадать с Simulink, но любые последующие запуски не могут соответствовать.

Обходное решение должно перезагрузить FPGA прежде, чем повторно выполнить симуляцию.

Не получил данные из присоединенного оборудования (соединение Ethernet)Возможность соединения между хостом и макетной платой FPGA была потеряна во время симуляции. Эта ошибка могла быть вызвана плохой сетевой картой (NIC), плохим кабелем или потерей степени. Это также могло быть вызвано проблемой со стеком IP операционной системы, где IP-адрес / привязка Мак адреса обновляется, вмешиваясь в передачу данных от макетной платы до хоста.

Проверяйте кабели и степень так, чтобы возможность соединения могла быть восстановлена.

Можно избежать IP-адреса / проблема обновления Мак адреса путем установки статической записи в кэше ARP (таблица, которая содержит привязки по адресу). Необходимо будет собрать IP-адрес и Мак адрес путем исследования раздела Hardware Information маски блока FIL. Следующие примеры примут значения по умолчанию 192.168.0.2 для IP-адреса и 00-0A-35-02-21-8A для Мак адреса.

Для Windows®: С полномочиями администратора системы выполните следующее в командном процессоре:

cmd> arp -s 192.168.0.2 00-0A-35-02-21-8A

Чтобы подтвердить, что результат операции был, как, вы ожидали, исследуйте таблицу и проверьте, что выход показывает статический тип записи:

  cmd> arp -a 192.168.0.2

Interface: 192.168.0.8 --- 0x16
Internet Address      Physical Address      Type
192.168.0.2           00-0a-35-02-21-8a     static

Для Linux: Как корень или через "sudo" привилегии, выполнитесь, следующее в командном процессоре (обратите внимание, что разделитель Мак адреса ":" вместо "-"):

sh> sudo /usr/sbin/arp -s 192.168.0.2 00:0A:35:02:21:8A

Подтвердить результат операции было, как вы ожидали, исследуйте таблицу и проверьте, что выход показывает статический тип записи (так отмеченный ПЕРМСКОЙ строкой):

sh> sudo /usr/sbin/arp -a 192.168.0.2
       
? (192.168.0.2) at 00:0a:35:02:21:8a [ether] PERM on eth3
Не получил данные из присоединенного оборудования (частота проекта)Сконфигурированная частота является слишком высокой или слишком низкой для аппаратного проекта FIL.

Сконфигурируйте частоту своего проекта к значению по умолчанию 25 МГц и восстановите проект, с помощью одного из следующих рабочих процессов:

  1. При использовании filWizard: В разделе FIL Options, набор Advanced Options> FPGA system clock frequency (MHz), к 25. Нажмите Next и продолжите остающиеся шаги, чтобы создать ваш проект. Дополнительную информацию см. в FPGA-in-the-Loop Wizard.

  2. При использовании HDL Workflow Advisor: На шаге 1.2, набор Target Frequency (MHz) к 25. Нажмите Run This Task и продолжите остающиеся шаги, чтобы создать ваш проект. См. Симуляцию FIL с HDL Workflow Advisor для Simulink для получения дополнительной информации.

Не удалось загрузить совместно использованную библиотеку sld_hapi.dll (связь JTAG)

Исполняемые файлы Altera® Quartus® II не находятся на системном пути.

Поместите исполняемые файлы Куарта II Altera на системный путь. При использовании Linux убедитесь, что библиотека Quartus II находится на LD_LIBRARY_PATH, прежде чем вы запустите MATLAB®

Не удалось загрузить совместно использованную библиотеку libsld_hapi_dll_loader.so (связь JTAG)

Две возможных причины:

  • Версия Altera Куарт II на хосте - компьютере не поддержана.

  • Исполняемые файлы Куарта II Altera не находятся на системном пути.

  • Убедитесь, что вы используете Altera версия 13.1 Куарта II или выше на хосте - компьютере.

  • Убедитесь, что библиотека Quartus II находится на LD_LIBRARY_PATH прежде чем вы запустите MATLAB

Не может больше загружать объект со статическим TLS

Существует конечное число библиотек с инициализацией TLS, которая может загрузиться для данного процесса. Гарантируйте, что библиотека Altera Quartus II имеет приоритет.

Добавьте свое местоположение Altera/15.0-mw-0/Linux/quartus/linux64/libjtag_client.so к LD_PRELOAD. Затем перезапустите MATLAB.

Неопределенная ссылка на lzma_code@XZ_5.0 (связь JTAG)Библиотека Quartus II liblzma.so.5 омрачила версию дистрибутива Linux liblzma.so.5.Предварительно ожидайте путь к библиотеке дистрибутива Linux перед библиотекой Quartus II по LD_LIBRARY_PATH. Например, /lib/x86_64-linux-gnu:$QUARTUS_PATH.
Не мог прилагается коммуникационный кабель JTAG к хосту - компьютеру (связь JTAG)Кабель JTAG не соединяется. Также возможно, что кабель JTAG является дефектным.Используйте кабель загрузки JTAG, чтобы соединить макетную плату FPGA с компьютером.
Не удалось открыть концентратор SLD (связь JTAG)Концентратор SLD отсутствует. Это требуется для FPGA в симуляции цикла с кабелем JTAG Altera.Убедитесь, что FPGA запрограммирован с правильным файлом программирования, который содержит концентратор SLD.
Сбросьте контакт, не соединенный с кнопкой RESET
(Альтернативное сообщение: "Не отобразили версию" в блоке cosim),
Наиболее вероятный сценарий - то, что вы изменили карту Ethernet, но не повторно программировали FPGA, несмотря на то, что другие причины могут быть также возможными.Используйте менеджера Совета FPGA, чтобы видеть, существует ли контакт сброса, заданный для пользовательской или встроенной платы. Если существует заданный контакт сброса, посмотрите на руководство спецификации платы, чтобы видеть, с какой кнопкой это соединяется.
Для просмотра документации необходимо авторизоваться на сайте