Описание

Этот блок является блоком Subsystem, который предварительно сконфигурирован, чтобы служить начальной точкой для создания подсистемы, которая задает доказательство или цели тестирования для использования с программным обеспечением Simulink^® Design Verifier™.

Программное обеспечение Simulink Coder™ игнорирует блоки Subsystem Верификации во время генерации кода, ведя себя, как будто подсистемы не существуют. Блок Verification Subsystem позволяет вам добавлять компоненты Simulink Design Verifier в модель, не влияя на ее сгенерированный код.

При сборе покрытия модели программное обеспечение Simulink Coverage™ только записывает покрытие для блоков Simulink Design Verifier в блоке Subsystem Верификации; это не записывает покрытие ни для каких других блоков в Подсистеме Верификации.

Создать Подсистему Верификации в вашей модели:

Блок Subsystem Верификации в библиотеке Simulink Design Verifier предварительно сконфигурирован, чтобы работать с программным обеспечением Simulink Design Verifier. Блок Subsystem Верификации должен:

Если вы изменяете блок Subsystem Верификации так, чтобы предыдущие условия не соблюдали, программное обеспечение Simulink Design Verifier выводит предупреждение.

Примеры

sldvdemo_debounce_validprop модель в качестве примера включает Подсистему Верификации под названием Verify Output, как показано в изображении ниже.

Подсистема Verify Output задает две цели доказательства, детализированные в следующем изображении.

Смотрите также