Video Stream Connector

Соедините двух дюйм/с с интерфейсами потоковой передачи видео

Библиотека:
SoC Blockset / Аппаратная Возможность соединения Логики

Описание

Блок Stream Connector соединяет двух дюйм/с с интерфейсами потоковой передачи видео. Используйте этот блок в модели FPGA приложения SoC, чтобы соединить двух дюйм/с.

Порты

Входной параметр

развернуть все

`wrData` — Введите видеоданные
скаляр

Введите видеоданные от источника данных. Задайте это значение как скаляр.

`wrCtrlIn` — Сигналы элемента управления вводом сопроводительный пиксельный поток
`pixelControl` шина

Управляющие сигналы, сопровождающие пиксельный поток в виде pixelcontrol соедините шиной содержащий пять сигналов. Сигналы описывают валидность пикселя и его местоположения в системе координат. Для получения дополнительной информации о pixelcontrol тип шины, смотрите AXI4-потоковый Видеоинтерфейс.

Типы данных: pixelcontrol

`rdCtrlIn` — Готовый сигнал от нисходящего интерфейса
булев скаляр

Управляющий сигнал, который указывает, может ли блок отправить видеоданные в нисходящий интерфейс. Когда это значение (TRUE), нисходящий блок готов получить данные.

Вывод

развернуть все

`rdData` — Выведите видеоданные
скаляр

Выведите видеоданные к нисходящему целевому IP.

`rdCtrlOut` — Сигналы элемента управления выводом, сопровождающие поток выходного пикселя
`pixelcontrol` шина

Управляющие сигналы, сопровождающие выходные видеоданные в виде pixelcontrol соедините шиной содержащий пять сигналов. Сигналы описывают валидность пикселя и его местоположения в системе координат.

Типы данных: pixelcontrol

`wrCtrlOut` — Готовый сигнал к восходящему интерфейсу
булев скаляр

Управляющий сигнал, который указывает, что блок может получить потоковые данные из восходящего интерфейса.

Типы данных: Boolean

Примеры модели

Histogram Equalization Using Video Frame Buffer

Эквализация гистограммы Используя буфер видеокадра

Приложения обработки видеоданных часто хранят полную систему координат видеоданных, чтобы обработать кадр и изменить следующую систему координат. В таких проектах видеокадры хранятся во внешней памяти, в то время как ресурсы FPGA используются, чтобы обработать те же данные. В этом примере показано, как спроектировать видео приложение с вводом и выводом HDMI, выполняющим эквализацию гистограммы с помощью внешней памяти в буферизации видеокадра.

Открытый пример

Расширенные возможности

Генерация HDL-кода
Сгенерируйте Verilog и код VHDL для FPGA и проекты ASIC с помощью HDL Coder™.

Чтобы автоматически сгенерировать HDL-код для вашего проекта и выполниться на устройстве SoC, используют инструмент SoC Builder. Смотрите Генерируют Проект SoC.

Документация

Video Stream Connector

Описание

Порты

Входной параметр

`wrData` — Введите видеоданные
скаляр

`wrCtrlIn` — Сигналы элемента управления вводом сопроводительный пиксельный поток
`pixelControl` шина

`rdCtrlIn` — Готовый сигнал от нисходящего интерфейса
булев скаляр

Вывод

`rdData` — Выведите видеоданные
скаляр

`rdCtrlOut` — Сигналы элемента управления выводом, сопровождающие поток выходного пикселя
`pixelcontrol` шина

`wrCtrlOut` — Готовый сигнал к восходящему интерфейсу
булев скаляр

Примеры модели

Эквализация гистограммы Используя буфер видеокадра

Расширенные возможности

Генерация HDL-кода
Сгенерируйте Verilog и код VHDL для FPGA и проекты ASIC с помощью HDL Coder™.

Преобразование фиксированной точки
Спроектируйте и симулируйте системы фиксированной точки с помощью Fixed-Point Designer™.

Смотрите также

Введенный в R2019a

Документация SoC Blockset

Поддержка

Документация

Video Stream Connector

Описание

Порты

Входной параметр

wrData — Введите видеоданные скаляр

wrCtrlIn — Сигналы элемента управления вводом сопроводительный пиксельный поток pixelControl шина

rdCtrlIn — Готовый сигнал от нисходящего интерфейса булев скаляр

Вывод

rdData — Выведите видеоданные скаляр

rdCtrlOut — Сигналы элемента управления выводом, сопровождающие поток выходного пикселя pixelcontrol шина

wrCtrlOut — Готовый сигнал к восходящему интерфейсу булев скаляр

Примеры модели

Эквализация гистограммы Используя буфер видеокадра

Расширенные возможности

Генерация HDL-кода Сгенерируйте Verilog и код VHDL для FPGA и проекты ASIC с помощью HDL Coder™.

Преобразование фиксированной точки Спроектируйте и симулируйте системы фиксированной точки с помощью Fixed-Point Designer™.

Смотрите также

Введенный в R2019a

Документация SoC Blockset

Поддержка

`wrData` — Введите видеоданные
скаляр

`wrCtrlIn` — Сигналы элемента управления вводом сопроводительный пиксельный поток
`pixelControl` шина

`rdCtrlIn` — Готовый сигнал от нисходящего интерфейса
булев скаляр

`rdData` — Выведите видеоданные
скаляр

`rdCtrlOut` — Сигналы элемента управления выводом, сопровождающие поток выходного пикселя
`pixelcontrol` шина

`wrCtrlOut` — Готовый сигнал к восходящему интерфейсу
булев скаляр

Генерация HDL-кода
Сгенерируйте Verilog и код VHDL для FPGA и проекты ASIC с помощью HDL Coder™.

Преобразование фиксированной точки
Спроектируйте и симулируйте системы фиксированной точки с помощью Fixed-Point Designer™.