В этом примере показано, как экспортировать пользовательский исходный проект из модели SoC при помощи socExportReferenceDesign Soc Blockset™ функция. После создания пользовательского исходного проекта используйте инструмент HDL Workflow Advisor от HDL Coder™, чтобы интегрировать ядро IP в исходный проект.
Этот пример использует модель soc_image_rotation сгенерировать пользовательский исходный проект. Модель имеет внешнюю память и FPGA DUT. DUT содержит основной интерфейс чтения AXI4 и основной интерфейс записи AXI4, чтобы выполнить операции чтения и операции записи к памяти. Для полного описания модели смотрите Произвольный доступ Внешней памяти. Модель также использует socAXIMaster считать и записать внешнюю память из хоста - компьютера.
При экспорте пользовательского исходного проекта из этой модели DUT не включен в исходный проект, и интерфейс к DUT отсоединен. После генерации исходного проекта можно интегрировать пользовательский IP при помощи инструмента HDL Workflow Advisor. Ваш пользовательский IP должен иметь тот же интерфейс как блок FPGA Algorithm.
Откройте модель, чтобы просмотреть структуру топ-модели и интерфейса с блоком FPGA Algorithm.
open_system('soc_image_rotation');
В Simulink®, открытом диалоговое окно Configuration Parameters путем нажатия на Model Settings на вкладке Modeling. Затем выполните эти шаги, чтобы подготовить модель SoC к пользовательскому экспорту исходного проекта.
На левой панели выберите Hardware Implementation.
Установите Аппаратную плату совпадать с вашей платой (если вы не используете Xilinx Zynq ZC706 evaluation kit).
Под Набором функций для выбранной аппаратной платы выберите SoC Blockset.
Расширьте ресурсы Целевого компьютера, выберите проект FPGA (верхний уровень), и затем выберите Include 'MATLAB Ведущий IP' AXI для основанного на хосте взаимодействия.
Поскольку эта модель SoC не включает процессор, ясный Включают систему обработки. Если ваша модель SoC включает подсистему процессора, то выберите эту опцию.
В поле (MHz) частоты часов ядра IP задайте частоту часов ядра IP в МГц.
Выберите проект FPGA (каналы мадам) и установите Взаимосвязанную ширину данных (биты) на 32.
Экспортируйте пользовательский исходный проект для модели soc_image_rotation при помощи socExportReferenceDesign функция. Введите этот код в командной строке MATLAB:
socExportReferenceDesign('soc_image_rotation')
Функция генерирует эти артефакты в текущей папке.
Файлы регистрации плат
Регистрационный файл исходного проекта
Репозиторий IP
Спроектируйте файлы
Ограничительные файлы
Чтобы добавить сгенерированную папку проекта в путь MATLAB, щелкните правой кнопкой мыши по папке под названием top-model-refdesign, где топ-модель является именем главной модели SoC. Затем выберите Add to Path> Selected Folders и Subfolders.
После генерации исходного проекта можно сохранить его или передать его разработчику IP для интегрирования и развертывания их IP на плате.
Этот пример использует поворот изображения DUT в качестве IP. Этот исходный проект подходит для любого IP, который имеет тот же интерфейс.
open_system('soc_image_rotation_fpga');
В Simulink щелкните правой кнопкой по блоку ImageRotation и выберите HDL Code> HDL Workflow Advisor, чтобы открыть инструмент HDL Workflow Advisor.
На шаге 1.1, Целевом рабочем процессе набора к IP Core Generation и Целевая платформа на платформу сгенерирована socExportReferenceDesign функция. В данном примере выберите Xilinx Zynq ZC706 evaluation kit (generated by SoC Blockset).
Нажмите Run This Task.
Выберите шаг 1.2. Обратите внимание на то, что Исходный проект установлен в Design exported from 'soc_image_rotation' model.
На шаге 1.3, набор целевой интерфейс путем соединения каждого порта в IP к соответствующему порту в исходном проекте.
5. Продолжите остающиеся шаги инструмента HDL Workflow Advisor.
6. На шаге 4.2, под Генерируют модель программного интерфейса с блоками драйверов ядра IP для генерации кода C, выбирают Skip эта задача. В данном примере выберите это значение, потому что сгенерированный исходный проект включает только компоненты памяти и FPGA. Если исходный проект также включает систему обработки, очистите эту опцию.
7. На шаге 4.4, Методе программирования набора для JTAG.
8. Соедините хост-машину с платой ZC706 и следуйте за рабочим процессом, чтобы загрузить ваш полный проект (IP и пользовательский исходный проект) к FPGA.
9. Используйте MATLAB Ведущее устройство AXI, чтобы взаимодействовать с FPGA от хост-машины.
Этот пример покрыл эти рабочие процессы.
Генерация исходного проекта из модели SoC
Интеграция ядра IP в сгенерированный исходный проект с помощью инструмента HDL Workflow Advisor