Интерфейсы сигнала, добавленные к модели канала для средства записи и читателя, являются протоколами что использование алгоритмов, чтобы связаться с каналом. Протоколы не изменяют ядро модели канала внешней памяти, которая работает с пакетными транзакциями. Они управляют только, как данные входят или из тех каналов.
Для FPGA или дюйм/с ASIC, типичные протоколы включают данные о потоковой передаче, данные о потоковом видео и адресуемые передачи данных. Для программного обеспечения типичные протоколы, представленные алгоритму, включают простой буфер данных, с деталями о прерываниях, организации буферизации данных и планировании задач, оставленном базовой ОС.
Сконфигурируйте блок Memory Channel, чтобы поддержать различные протоколы.
Настройка AXI4-Stream Software предоставляет программное обеспечение, передающее протокол потоком. Выберите эту настройку, когда процессор будет действовать как читатель/средство записи к памяти. Этот протокол включает триггерную настройку, которую блок Task Manager получает и читает. Триггер сигнализирует, что буфер памяти готов к записи или чтению. Для получения дополнительной информации о AXI4-потоковом протоколе, смотрите Интерфейс AXI4-Stream.
AXI4-потоковая настройка предоставляет простым данным допустимый и готовый протокол для потоковой передачи данных. Можно сгенерировать полностью совместимый интерфейс AXI4-Stream из этого протокола с помощью HDL Coder™.
Для каналов потока данных обращение памяти является автоматическим. Канал ответственен за преобразование потока, чтобы буферизовать адреса, как ядро DMA было бы. Отношение потока к управляемым буферам во внешней памяти через ‘конец буферного’ сигнала, известного как tlast для AXI4-потока. Для получения дополнительной информации о AXI4-потоковом протоколе, смотрите AXI4-потоковый Интерфейс.
AXI4-потоковое Видео настройка FIFO предоставляет данным допустимый и готовый протокол, похожий на Поток AXI4 FIFO. Этот протокол также имеет дополнительную сигнализацию, чтобы отметить запуск или конец видео линии и запуститься или конец видеокадра. Этот протокол совместим с HDMI Rx и блоками HDMI Tx, доступен с Пакетом Поддержки SoC Blockset™ для Устройств Xilinx®. Можно сгенерировать полностью совместимый AXI-потоковый интерфейс потоковой передачи видео из этого протокола с помощью HDL Coder. Для получения информации о блоках HDMI см. документацию для пакетов поддержки SoC Blockset.
Для каналов данных о потоковом видео обращение памяти является автоматическим. Канал ответственен за преобразование потока, чтобы буферизовать адреса, как ядро DMA было бы. Поток относится к управляемым буферам во внешней памяти через пиксельные сигналы шины управления, которые разграничивают линии и системы координат. Для получения дополнительной информации смотрите AXI4-потоковый Видеоинтерфейс.
AXI4-потоковая Буферная настройка Видеокадра обеспечивает ту же сигнализацию как Потоковое Видео AXI4 FIFO с дополнительными управляющими сигналами для синхронизации кадрового буфера. Этот протокол совместим с HDMI Rx и блоками HDMI Tx, доступен с Пакетом Поддержки SoC Blockset для Устройств Xilinx. Можно сгенерировать полностью совместимый AXI-потоковый интерфейс потоковой передачи видео из этого протокола с помощью HDL Coder. Для получения информации о блоках HDMI см. документацию для пакетов поддержки SoC Blockset.
Для каналов данных о потоковом видео обращение памяти является автоматическим. Канал ответственен за преобразование потока, чтобы буферизовать адреса, как ядро DMA было бы. Отношение потока к управляемым буферам во внешней памяти через пиксельные сигналы шины управления, которые разграничивают линии и системы координат.
Настройка AXI4 обеспечивает простой, прямой интерфейс к межсоединению памяти. В отличие от предыдущих двух протоколов потоковой передачи, этот протокол позволяет алгоритму действовать как ведущее устройство памяти путем обеспечения адресам и управлению пакетной передачи непосредственно. Этот протокол представляет упрощенный основной протокол. Можно сгенерировать полностью совместимый интерфейс AXI-4 из этого протокола с помощью HDL Coder. Для получения дополнительной информации об упрощенном интерфейсе AXI4, смотрите Упрощенный Основной Интерфейс AXI4.