В этом примере показано, как создать, скомпилируйте и разверните dlhdl.Workflow объект, который имеет сверточную нейронную сеть. Сеть может обнаружить и вывести контуры маркера маршрута как сетевой объект с помощью Пакета Поддержки Deep Learning HDL Toolbox™ для FPGA Xilinx и SoC. Использование MATLAB®, чтобы получить предсказание следует из целевого устройства.
Комплект разработчика Xilinx ZCU102 SoC
Пакет поддержки Deep Learning HDL Toolbox™ для FPGA Xilinx и SoC
Deep Learning Toolbox™
Deep Learning HDL Toolbox™
Загружать предварительно обученную серийную сеть lanenet, введите:
snet = getLaneDetectionNetwork();
Нормировать входной слой путем изменения его типа, введите:
inputlayer = imageInputLayer(snet.Layers(1).InputSize, 'Normalization','none'); snet = SeriesNetwork([inputlayer; snet.Layers(2:end)]);
Просмотреть слои предварительно обученной серийной сети, введите:
analyzeNetwork(snet) % The saved network contains 23 layers including input, convolution, ReLU, cross channel normalization, % max pool, fully connected, and the regression output layers.
Создайте целевой объект, который имеет пользовательское имя для вашего целевого устройства и интерфейса, чтобы соединить ваше целевое устройство к хосту - компьютеру. Интерфейсные опции являются Ethernet JTAG AND.
hTarget = dlhdl.Target('Xilinx','Interface','Ethernet');
Создайте объект dlhdl.Workflow класс. Когда вы создаете класс, задаете сеть и имя потока битов. Укажите, что сохраненное предварительно обучило lanenet нейронную сеть, snet, как сеть. Убедитесь, что имя потока битов совпадает с типом данных и платой FPGA, для которой вы предназначаетесь. В этом примере целевая плата FPGA является платой ZCU102 SOC Xilinx. Поток битов использует один тип данных.
hW = dlhdl.Workflow('network', snet, 'Bitstream', 'zcu102_single','Target',hTarget); % If running on Xilinx ZC706 board, instead of the above command, % uncomment the command below. % % hW = dlhdl.Workflow('Network', snet, 'Bitstream', 'zc706_single','Target',hTarget);
Чтобы скомпилировать lanenet серийную сеть, запустите функцию компиляции dlhdl.Workflow объект.
dn = hW.compile;
offset_name offset_address allocated_space
_______________________ ______________ _________________
"InputDataOffset" "0x00000000" "24.0 MB"
"OutputResultOffset" "0x01800000" "4.0 MB"
"SystemBufferOffset" "0x01c00000" "28.0 MB"
"InstructionDataOffset" "0x03800000" "4.0 MB"
"ConvWeightDataOffset" "0x03c00000" "16.0 MB"
"FCWeightDataOffset" "0x04c00000" "148.0 MB"
"EndOffset" "0x0e000000" "Total: 224.0 MB"
Чтобы развернуть сеть на оборудовании Xilinx ZCU102 SoC, запустите развернуть функцию dlhdl.Workflow объект. Эта функция использует выход функции компиляции, чтобы программировать плату FPGA при помощи файла программирования. Это также загружает сетевые веса и смещения. Развернуть функция начинает программировать устройство FPGA, сообщения о ходе выполнения отображений, и время, которое требуется, чтобы развернуть сеть.
hW.deploy;
### FPGA bitstream programming has been skipped as the same bitstream is already loaded on the target FPGA. ### Loading weights to FC Processor. ### 13% finished, current time is 28-Jun-2020 12:36:09. ### 25% finished, current time is 28-Jun-2020 12:36:10. ### 38% finished, current time is 28-Jun-2020 12:36:11. ### 50% finished, current time is 28-Jun-2020 12:36:12. ### 63% finished, current time is 28-Jun-2020 12:36:13. ### 75% finished, current time is 28-Jun-2020 12:36:14. ### 88% finished, current time is 28-Jun-2020 12:36:14. ### FC Weights loaded. Current time is 28-Jun-2020 12:36:15
Запустите функцию demoOnVideo для dlhdl.Workflow объект класса. Эта функция загружает видео в качестве примера, выполняет предсказать функцию dlhdl.Workflow объект, и затем строит результат.
demoOnVideo(hW,1);
### Finished writing input activations.
### Running single input activations.
Deep Learning Processor Profiler Performance Results
LastLayerLatency(cycles) LastLayerLatency(seconds) FramesNum Total Latency Frames/s
------------- ------------- --------- --------- ---------
Network 24904175 0.11320 1 24904217 8.8
conv_module 8967009 0.04076
conv1 1396633 0.00635
norm1 623003 0.00283
pool1 226855 0.00103
conv2 3410044 0.01550
norm2 378531 0.00172
pool2 233635 0.00106
conv3 1139419 0.00518
conv4 892918 0.00406
conv5 615897 0.00280
pool5 50189 0.00023
fc_module 15937166 0.07244
fc6 15819257 0.07191
fcLane1 117125 0.00053
fcLane2 782 0.00000
* The clock frequency of the DL processor is: 220MHz