Начало работы с развертыванием FPGA глубокого обучения на Xilinx ZCU102 SoC

Скрипт Open Live Script

В этом примере показано, как создать, скомпилируйте и разверните dlhdl.Workflow объект, который имеет рукописную символьную серийную сеть обнаружения как сетевой объект при помощи Пакета Поддержки Deep Learning HDL Toolbox™ для FPGA Xilinx и SoC. Использование MATLAB®, чтобы получить предсказание следует из целевого устройства.

Необходимые условия

Комплект разработчика Xilinx ZCU102 SoC.
Deep Learning HDL Toolbox™
Пакет поддержки Deep Learning HDL Toolbox™ для FPGA Xilinx и SoC
Deep Learning Toolbox™

Загрузите предварительно обученную серийную сеть

Загружать предварительно обученную серийную сеть, которая была обучена на базе данных Modified National Institue Standards of Technolofy (MNIST), введите:

snet = getDigitsNetwork();

Просмотреть слои предварительно обученной серийной сети, введите:

analyzeNetwork(snet)

Создайте целевой объект

Создайте целевой объект, который имеет пользовательское имя для вашего целевого устройства и интерфейса, чтобы соединить ваше целевое устройство к хосту - компьютеру. Интерфейсные опции являются JTAG и Ethernet.

hTarget = dlhdl.Target('Xilinx','Interface','Ethernet')

hTarget = 
  Target with properties:

       Vendor: 'Xilinx'
    Interface: Ethernet
    IPAddress: '10.10.10.15'
     Username: 'root'
         Port: 22

Создайте объект WorkFlow

Создайте объект dlhdl.Workflow класс. Задайте сеть и имя потока битов во время создания объекта. Задайте сохраненный, предварительно обучил нейронную сеть MNIST, snet, как сеть. Убедитесь, что имя потока битов совпадает с типом данных и платой FPGA, для которой вы предназначаетесь. В этом примере целевая плата FPGA является платой ZCU102 SOC Xilinx, и поток битов использует один тип данных.

hW = dlhdl.Workflow('network', snet, 'Bitstream', 'zcu102_single','Target',hTarget)

hW = 
  Workflow with properties:

            Network: [1×1 SeriesNetwork]
          Bitstream: 'zcu102_single'
    ProcessorConfig: []
             Target: [1×1 dlhdl.Target]

Скомпилируйте серийную сеть MNIST

Чтобы скомпилировать сеть серии MNIST, запустите функцию компиляции dlhdl.Workflow объект.

dn = hW.compile;

### Optimizing series network: Fused 'nnet.cnn.layer.BatchNormalizationLayer' into 'nnet.cnn.layer.Convolution2DLayer'
          offset_name          offset_address    allocated_space 
    _______________________    ______________    ________________

    "InputDataOffset"           "0x00000000"     "4.0 MB"        
    "OutputResultOffset"        "0x00400000"     "4.0 MB"        
    "SystemBufferOffset"        "0x00800000"     "28.0 MB"       
    "InstructionDataOffset"     "0x02400000"     "4.0 MB"        
    "ConvWeightDataOffset"      "0x02800000"     "4.0 MB"        
    "FCWeightDataOffset"        "0x02c00000"     "4.0 MB"        
    "EndOffset"                 "0x03000000"     "Total: 48.0 MB"

Поток битов программы на FPGA и Веса Сети Загрузки

Чтобы развернуть сеть на оборудовании Xilinx ZCU102 SoC, запустите развернуть функцию dlhdl.Workflow объект. Эта функция использует выход функции компиляции, чтобы программировать плату FPGA при помощи файла программирования. Это также загружает сетевые веса и смещения. Развернуть функция начинает программировать устройство FPGA, сообщения о ходе выполнения отображений, и время, которое требуется, чтобы развернуть сеть.

hW.deploy

### FPGA bitstream programming has been skipped as the same bitstream is already loaded on the target FPGA.
### Loading weights to FC Processor.
### FC Weights loaded. Current time is 28-Jun-2020 12:37:32

Запуститесь предсказание, например, отображают

Чтобы загрузить изображение в качестве примера, выполните предсказать функцию dlhdl.Workflow объект, и затем отображает результат FPGA, введите:

inputImg = imread('five_28x28.pgm');
imshow(inputImg);

Запустите предсказание с профилем 'on', чтобы видеть результаты пропускной способности и задержка.

[prediction, speed] = hW.predict(single(inputImg),'Profile','on');

### Finished writing input activations.
### Running single input activations.


              Deep Learning Processor Profiler Performance Results

                   LastLayerLatency(cycles)   LastLayerLatency(seconds)       FramesNum      Total Latency     Frames/s
                         -------------             -------------              ---------        ---------       ---------
Network                      73717                  0.00034                       1              73759           2982.7
    conv_module              27207                  0.00012 
        conv_1                6673                  0.00003 
        maxpool_1             4891                  0.00002 
        conv_2                4999                  0.00002 
        maxpool_2             3569                  0.00002 
        conv_3                7135                  0.00003 
    fc_module                46510                  0.00021 
        fc                   46510                  0.00021 
 * The clock frequency of the DL processor is: 220MHz

[val, idx] = max(prediction);
fprintf('The prediction result is %d\n', idx-1);

The prediction result is 5

Документация