Normalized Reciprocal HDL Optimized

Вычисляет нормированную обратную величину и генерирует оптимизированный HDL-код

Библиотека:
Fixed-Point Designer / Математические операции

Описание

Блок Normalized Reciprocal HDL Optimized вычисляет нормированную обратную величину u, возвращенного как y и t, таким образом что 0.5 <|y | ≤ 1 и ^2ey = 1/u.

Если u = 0 и u является фиксированной точкой или масштабируемым дважды типом данных, то y = 2 – eps (y) и e = ^{2nextpow2 (w)} – w + f, где w размер слова u, и f является дробной длиной u.
Если u = 0 и u является типом данных с плавающей точкой, то y = Inf и t = 1.

Порты

Входной параметр

развернуть все

`u` — Значение, чтобы взять нормированную обратную величину
действительный скаляр

Значение, чтобы взять нормированную обратную величину в виде действительного скаляра.

Типы данных: single | double | fixed point

`validIn` — Допустимо ли введенный
Булев скаляр

Допустимо ли введенный в виде булева скаляра. Этот управляющий сигнал указывает, когда данные из входного порта u допустимы. Когда этим значением является 1 TRUE), блок получает значение во входном порту u. Когда этим значением является 0 ложь), блок игнорирует входные выборки.

Типы данных: Boolean

Вывод

развернуть все

`y` — Нормированная обратная величина
скаляр

Нормированная обратная величина, которая удовлетворяет 0.5 <|y | ≤ 1 и ^2ey = 1/u, возвратилась как скаляр.

Если вход в порте u является фиксированной точкой со знаком или масштабируемым дважды типом данных с размером слова w, то y является фиксированной точкой со знаком или масштабируемым дважды типом данных с размером слова w и дробная длина w – 2.
Если вход в порте u является фиксированной точкой без знака или масштабируемым дважды типом данных с размером слова w, то y является фиксированной точкой без знака или масштабируемым дважды типом данных с размером слова w и дробная длина w – 1.
Если вход в порте u является двойным, то y является двойным.
Если вход в порте u является синглом, y является синглом.

Типы данных: single | double | fixed point

`e` — Экспонента
целочисленный скаляр

Экспонента, которая удовлетворяет 0.5 <|y | ≤ 1 и ^2ey = 1/u, возвратилась как целочисленный скаляр.

Типы данных: int32

`validOut` — Допустимы ли выходные данные
`Boolean` скаляр

Допустимы ли выходные данные, возвращенные как булев скаляр. Когда значением этого управляющего сигнала является 1 TRUE), блок успешно вычислил выходные параметры в портах y и e. Когда этим значением является 0 ложь), выходные данные не допустимо.

Типы данных: Boolean

Расширенные возможности

Генерация кода C/C++
Генерация кода C и C++ с помощью Simulink® Coder™.

Генерация HDL-кода
Сгенерируйте Verilog и код VHDL для FPGA и проекты ASIC с помощью HDL Coder™.

HDL Coder™ обеспечивает дополнительные параметры конфигурации, которые влияют на реализацию HDL и синтезируемую логику.

Архитектура HDL

Этот блок имеет одну, архитектуру HDL по умолчанию.

Свойства блока HDL

Общий
ConstrainedOutputPipeline	Количество регистров, чтобы поместить при выходных параметрах путем перемещения существующих задержек в рамках проекта. Распределенная конвейеризация не перераспределяет эти регистры. `Значением по умолчанию является 0`. Для получения дополнительной информации смотрите ConstrainedOutputPipeline (HDL Coder).
InputPipeline	Количество входных настроек канала связи, чтобы вставить в сгенерированный код. Распределенная конвейеризация и ограниченная выходная конвейеризация могут переместить эти регистры. `Значением по умолчанию является 0`. Для получения дополнительной информации смотрите InputPipeline (HDL Coder).
OutputPipeline	Количество выходных настроек канала связи, чтобы вставить в сгенерированный код. Распределенная конвейеризация и ограниченная выходная конвейеризация могут переместить эти регистры. `Значением по умолчанию является 0`. Для получения дополнительной информации смотрите OutputPipeline (HDL Coder).

Ограничения

Типы данных с фиксированной точкой поддержек только.

Преобразование фиксированной точки
Спроектируйте и симулируйте системы фиксированной точки с помощью Fixed-Point Designer™.

Представление наклонного смещения не поддерживается для типов данных с фиксированной точкой.

Смотрите также

Введенный в R2020a

Документация

Normalized Reciprocal HDL Optimized

Описание

Порты

Входной параметр

`u` — Значение, чтобы взять нормированную обратную величину
действительный скаляр

`validIn` — Допустимо ли введенный
Булев скаляр

Вывод

`y` — Нормированная обратная величина
скаляр

`e` — Экспонента
целочисленный скаляр

`validOut` — Допустимы ли выходные данные
`Boolean` скаляр

Расширенные возможности

Генерация кода C/C++
Генерация кода C и C++ с помощью Simulink® Coder™.

Генерация HDL-кода
Сгенерируйте Verilog и код VHDL для FPGA и проекты ASIC с помощью HDL Coder™.

Преобразование фиксированной точки
Спроектируйте и симулируйте системы фиксированной точки с помощью Fixed-Point Designer™.

Смотрите также

Функции

Блоки

Темы

Документация Fixed-Point Designer

Поддержка

Документация

Normalized Reciprocal HDL Optimized

Описание

Порты

Входной параметр

u — Значение, чтобы взять нормированную обратную величину действительный скаляр

validIn — Допустимо ли введенный Булев скаляр

Вывод

y — Нормированная обратная величина скаляр

e — Экспонента целочисленный скаляр

validOut — Допустимы ли выходные данные Boolean скаляр

Расширенные возможности

Генерация кода C/C++ Генерация кода C и C++ с помощью Simulink® Coder™.

Генерация HDL-кода Сгенерируйте Verilog и код VHDL для FPGA и проекты ASIC с помощью HDL Coder™.

Преобразование фиксированной точки Спроектируйте и симулируйте системы фиксированной точки с помощью Fixed-Point Designer™.

Смотрите также

Функции

Блоки

Темы

Документация Fixed-Point Designer

Поддержка

`u` — Значение, чтобы взять нормированную обратную величину
действительный скаляр

`validIn` — Допустимо ли введенный
Булев скаляр

`y` — Нормированная обратная величина
скаляр

`e` — Экспонента
целочисленный скаляр

`validOut` — Допустимы ли выходные данные
`Boolean` скаляр

Генерация кода C/C++
Генерация кода C и C++ с помощью Simulink® Coder™.

Генерация HDL-кода
Сгенерируйте Verilog и код VHDL для FPGA и проекты ASIC с помощью HDL Coder™.

Преобразование фиксированной точки
Спроектируйте и симулируйте системы фиксированной точки с помощью Fixed-Point Designer™.