Fractional Clock Divider with DSM

Модулятор Сигмы Delta основывал дробный делитель часов

  • Библиотека:
  • Mixed-Signal Blockset / PLL / Базовые блоки

  • Fractional Clock Divider with DSM block

Описание

Используя сигму дельты (Δ-Σ) метод модуляции, Fractional Clock Divider with DSM уменьшает первичные дробные шпоры путем распространения области значений, в которой варьируется значение div-by. Этот блок позволяет модуляцию сигмы дельты до 4-го порядка.

Порты

Входной параметр

развернуть все

Введите тактовую частоту, которая должна быть разделена в виде скаляра. В замкнутом цикле фазы (PLL) система порт clk in соединяется с выходом блока VCO.

Типы данных: double

Отношение выхода, чтобы ввести тактовую частоту в виде дробного скаляра. Значение в порте div-by, N.FF, разделено в две части: целая часть (N) и дробная часть (.FF).

Для модулятора сигмы дельты th-порядка n значение в порте div-by достигается различным N между 2n различные целочисленные значения.

Примечание

Для n th модулятор сигмы дельты порядка, используйте значение 2n в порте div-by.

Типы данных: double

Вывод

развернуть все

Выведите тактовую частоту в виде скаляра. В системе PLL порт clk out соединяется с входным портом обратной связи блока PFD. Выход в порте clk out является квадратной последовательностью импульсов 1-вольтовой амплитуды.

Типы данных: double

Параметры

развернуть все

Порядок модулятора сигмы дельты.

Для th-порядка n модулятора сигмы дельты значение в порте div-by достигается путем варьирования значения счетчика N между 2n различные значения. Порядок модулятора задает область значений значений, которыми сигнал в порте clk in будет разделен, обеспечивая эффект деления, похожий на значение N.FF в порте div-by.

Программируемое использование

  • Использование get_param(gcb,'dsm') просмотреть текущий Delta Sigma Modulator order.

  • Использование set_param(gcb,'dsm',value) установить Delta Sigma Modulator order на определенное значение.

Выберите, чтобы включить увеличенный buffer size в процессе моделирования. Это увеличивает buffer size Logic Decision в блоке Fractional Clock Divider with DSM. По умолчанию эта опция является невыбранной.

Количество выборок буферизации ввода, доступной в процессе моделирования в виде положительного целочисленного скаляра. Это устанавливает buffer size Logic Decision в блоке Fractional Clock Divider with DSM.

Выбор различного решателя симуляции или выборка стратегий могут измениться, количество входных выборок должно было произвести точную выходную выборку. Установите Buffer size на достаточно большое значение так, чтобы входной буфер содержал все входные требуемые выборки.

Зависимости

Этот параметр только доступен, когда опция Enable increased buffer size выбрана в диалоговом окне Block Parameters.

Программируемое использование

  • Использование get_param(gcb,'NBuffer') просмотреть текущее значение Buffer size.

  • Использование set_param(gcb,'NBuffer',value) установить Buffer size на определенное значение.

Больше о

развернуть все

Ссылки

[1] Миллер, B. и Конли, R.J., Модулятор Кратного Дробный Делитель. Транзакции IEEE на Инструментировании и Измерении, издании 40, № 3, 1991, стр 578-583.

Введенный в R2019a
Для просмотра документации необходимо авторизоваться на сайте