Bit Set

Установите заданный бит сохраненного целого числа одному

Библиотека:
Simulink / Логика и Битовые операции
HDL Coder / Логика и Битовые операции

Описание

Блок Bit Set устанавливает заданный бит сохраненного целого числа одному. Масштабирование проигнорировано.

Можно задать бит, который будет установлен в один параметром Index of bit, где битный нуль является младшим значащим битом.

Порты

Входной параметр

развернуть все

`Port_1` — Входной сигнал
скаляр или вектор

Входной сигнал с заданным битом сохраненного целого числа.

Типы данных: single | double | Boolean | fixed point

Вывод

развернуть все

`Port_1` — Выходной сигнал
скаляр или вектор

Выходной сигнал с заданным набором битов к 1.

Параметры

развернуть все

`Index of bit` — Индекс бита
0 (значений по умолчанию) | скаляр или вектор

Индекс бита, где бит 0 является младшим значащим битом.

Программируемое использование

Параметры блоков: iBit

Ввод: символьный вектор

Значения: положительное целое число

Default:'0'

Примеры модели

Используя небольшой блок Set

Если блок Bit Set включен для бита, 2 бита 2 установлены в 1.

Скрипт Open Live Script

Характеристики блока

Типы данных	`^Boolean[a]` \| `fixed point` \| `integer`
Прямое сквозное соединение	`yes`
Многомерные сигналы	`yes`
Сигналы переменного размера	`no`
Обнаружение пересечения нулем	`no`
^[a] Битовые операции не рекомендуются для использования с булевыми сигналами.

Расширенные возможности

Генерация кода C/C++
Генерация кода C и C++ с помощью Simulink® Coder™.

Генерация HDL-кода
Сгенерируйте Verilog и код VHDL для FPGA и проекты ASIC с помощью HDL Coder™.

HDL Coder™ обеспечивает дополнительные параметры конфигурации, которые влияют на реализацию HDL и синтезируемую логику.

Архитектура HDL

Этот блок имеет одну, архитектуру HDL по умолчанию.

Свойства блока HDL

ConstrainedOutputPipeline	Количество регистров, чтобы поместить при выходных параметрах путем перемещения существующих задержек в рамках проекта. Распределенная конвейеризация не перераспределяет эти регистры. `Значением по умолчанию является 0`. Для получения дополнительной информации смотрите ConstrainedOutputPipeline (HDL Coder).
InputPipeline	Количество входных настроек канала связи, чтобы вставить в сгенерированный код. Распределенная конвейеризация и ограниченная выходная конвейеризация могут переместить эти регистры. `Значением по умолчанию является 0`. Для получения дополнительной информации смотрите InputPipeline (HDL Coder).
OutputPipeline	Количество выходных настроек канала связи, чтобы вставить в сгенерированный код. Распределенная конвейеризация и ограниченная выходная конвейеризация могут переместить эти регистры. `Значением по умолчанию является 0`. Для получения дополнительной информации смотрите OutputPipeline (HDL Coder).

Документация

Bit Set

Описание

Порты

Входной параметр

`Port_1` — Входной сигнал
скаляр или вектор

Вывод

`Port_1` — Выходной сигнал
скаляр или вектор

Параметры

`Index of bit` — Индекс бита
0 (значений по умолчанию) | скаляр или вектор

Программируемое использование

Примеры модели

Используя небольшой блок Set

Характеристики блока

Расширенные возможности

Генерация кода C/C++
Генерация кода C и C++ с помощью Simulink® Coder™.

Генерация HDL-кода
Сгенерируйте Verilog и код VHDL для FPGA и проекты ASIC с помощью HDL Coder™.

Генерация кода PLC
Сгенерируйте код Структурированного текста с помощью Simulink® PLC Coder™.

Преобразование фиксированной точки
Спроектируйте и симулируйте системы фиксированной точки с помощью Fixed-Point Designer™.

Смотрите также

Документация Simulink

Поддержка

Документация

Bit Set

Описание

Порты

Входной параметр

Port_1 — Входной сигнал скаляр или вектор

Вывод

Port_1 — Выходной сигнал скаляр или вектор

Параметры

Index of bit — Индекс бита 0 (значений по умолчанию) | скаляр или вектор

Программируемое использование

Примеры модели

Используя небольшой блок Set

Характеристики блока

Расширенные возможности

Генерация кода C/C++ Генерация кода C и C++ с помощью Simulink® Coder™.

Генерация HDL-кода Сгенерируйте Verilog и код VHDL для FPGA и проекты ASIC с помощью HDL Coder™.

Генерация кода PLC Сгенерируйте код Структурированного текста с помощью Simulink® PLC Coder™.

Преобразование фиксированной точки Спроектируйте и симулируйте системы фиксированной точки с помощью Fixed-Point Designer™.

Смотрите также

Документация Simulink

Поддержка

`Port_1` — Входной сигнал
скаляр или вектор

`Port_1` — Выходной сигнал
скаляр или вектор

`Index of bit` — Индекс бита
0 (значений по умолчанию) | скаляр или вектор

Генерация кода C/C++
Генерация кода C и C++ с помощью Simulink® Coder™.

Генерация HDL-кода
Сгенерируйте Verilog и код VHDL для FPGA и проекты ASIC с помощью HDL Coder™.

Генерация кода PLC
Сгенерируйте код Структурированного текста с помощью Simulink® PLC Coder™.

Преобразование фиксированной точки
Спроектируйте и симулируйте системы фиксированной точки с помощью Fixed-Point Designer™.