Обнаружьте ошибки целочисленного переполнения
В этом примере показано, как обнаружить ошибки целочисленного переполнения в модели при помощи анализа поиска ошибок проектирования. Simulink® Design Verifier™ идентифицирует построения модели, которые могут привести к целочисленному переполнению и затем или доказывают, что целочисленное переполнение не может произойти в процессе моделирования или генерирует тесты, который демонстрирует ошибку целочисленного переполнения.
В этом примере вы выполните анализ поиска ошибок проектирования модели, затем сгенерируете отчет, который показывает, какие цели целочисленного переполнения были допустимы и какие цели привели к ошибкам.
Шаг 1: откройте модель
В командной строке, введите:
open_system('sldvdemo_design_error_detection');
Шаг 2: выполните анализ поиска ошибок проектирования
Модель предварительно сконфигурирована с опцией Целочисленного переполнения, включенной в диалоговом окне Configuration Parameters на Верификаторе Проекта> панель Поиска ошибок проектирования.
На вкладке Design Verifier нажмите Detect Design Errors.
Программное обеспечение анализирует модель для ошибок целочисленного переполнения. После того, как анализ завершается, окно Results Summary сообщает, что пять целей допустимы, и сфальсифицированы две цели.
Шаг 3: рассмотрите результаты анализа
Чтобы подсветить результаты анализа на модели, в окне Results Summary, нажимают результаты анализа Highlight на модели. Допустимые цели подсвечены в зеленом, и сфальсифицированные цели подсвечены в красном.
Дважды кликните Controller подсистема. Кликните по блоку Sum, который подсвечен в красном. Окно Results Inspector отображает цели целочисленного переполнения.
Чтобы просмотреть тест, который приводит к ошибке, нажмите тест View. Модель тестовой обвязки открывается, и блок Signal Builder отображает тест, который приводит к ошибке.
Шаг 4: зафиксируйте ошибку целочисленного переполнения
Для обоих блоки Суммы, которые сгенерировали целочисленное переполнение, включают Насыщение на опции целочисленного переполнения. В качестве альтернативы можно дважды кликнуть Насыщение Переключателя на кнопке переполнения в Редакторе Simulink.
Чтобы подтвердить, что ошибка целочисленного переполнения была разрешена на вкладке Design Verifier, нажимают Detect Design Errors. После того, как анализ завершается, программное обеспечение сообщает, что все цели допустимы.