Можно использовать функции HDL Coder™, чтобы реализовать проекты системы связи на FPGAs или ASICs. Можно сгенерировать синтезируемый и портативный VHDL® и код Verilog®, и сгенерировать испытательные стенды VHDL и Verilog для того, чтобы быстро симулировать, тестировать и проверить сгенерированный код. Можно сгенерировать код из проекты MATLAB или Simulink. Эта поддержка включает исправление ошибок и обнаружение, модуляцию, фильтры, математические и операции сигнала и другие алгоритмы, оптимизированные для использования ресурса и эффективности, такие как блок NCO HDL Optimized. Для основного примера того, как сгенерировать HDL-код, смотрите Программируемый КИХ-Фильтр для FPGA.
Чтобы отладить ваши проекты в Simulink или MATLAB, используйте средство просмотра формы волны Logic Analyzer.
Найдите блоки той генерацией HDL-кода поддержки
Отфильтруйте для блоков, которые поддерживают генерацию HDL-кода в браузере Библиотеки Simulink и в документации.
Проект радиосвязей для FPGAs и ASICs
Спроектируйте алгоритмы радиосвязи для оборудования при помощи блоков Wireless HDL Toolbox™.
| Logic Analyzer | Визуализируйте, измерьте и анализируйте переходы и состояния в зависимости от времени |
