Convolutional Deinterleaver

Восстановите упорядоченное расположение символов, которые были переставлены с помощью сдвиговых регистров

Библиотека

Сверточная подбиблиотека Перемежения

Описание

Блок Convolutional Deinterleaver восстанавливает сигнал, который был чередован с помощью блока Convolutional Interleaver. Внутренне, этот блок использует набор сдвиговых регистров. Значение задержки k ^th сдвиговый регистр является (N-k) временами параметр Register length step. Количество сдвиговых регистров, N, является значением параметра Rows of shift registers. Параметры в двух блоках должны иметь те же значения.

Этот блок принимает на вход сигнал в виде вектора - столбца или скалярной величины, который может быть действительным или комплексным. Выходной сигнал имеет тот же шаг расчета как входной сигнал.

Этот блок принимает следующие типы данных: int8uint8int16uint16int32uint32, booleanединственный'double', и фиксированная точка.

Параметры

Rows of shift registers

Количество сдвиговых регистров, которые блок использует внутренне.

Register length step

Различие в способности символа каждого регистра последовательного сдвига, где последний регистр содержит нулевые символы.

Initial conditions

Указывает на значения, которые заполняют каждый сдвиговый регистр в начале симуляции (за исключением последнего сдвигового регистра, который имеет нулевую задержку).

Когда вы выбираете скалярное значение для Initial conditions, значение заполняет все сдвиговые регистры (за исключением последнего)
Когда вы выбираете вектор-столбец с длиной, равной параметру Rows of shift registers, каждая запись заполняет соответствующий сдвиговый регистр.

Значение первого элемента параметра Initial conditions неважно, поскольку последний сдвиговый регистр имеет нулевую задержку.

Примеры

Для примера, который использует этот блок, смотрите Сверточное Перемежение.

Парный блок

Convolutional Interleaver

Ссылки

[1] Кларк, Джордж К. Младший и J. Затвор Каин. Кодирование с коррекцией ошибок для цифровой связи. Нью-Йорк: нажатие пленума, 1981.

[2] Форни, G. D. "Корректирующие пакет Коды младшие для Классического Пульсирующего Канала". Транзакции IEEE на Коммуникациях, издании COM-19, октябрь 1971. 772-781.

[3] Рэмси, J. L. "Реализация оптимального Interleavers". Транзакции IEEE на теории информации, IT-16 (3), май 1970. 338-345.

Расширенные возможности

Генерация кода C/C++
Генерация кода C и C++ с помощью Simulink® Coder™.

Генерация HDL-кода
Сгенерируйте Verilog и код VHDL для FPGA и проекты ASIC с помощью HDL Coder™.

HDL Coder™ обеспечивает дополнительные параметры конфигурации, которые влияют на реализацию HDL и синтезируемую логику.

Архитектура HDL

Можно сгенерировать HDL-код для блока Convolutional Deinterleaver с помощью реализации shift-register-based или основанной на RAM реализации.

Реализация по умолчанию для блока Convolutional Deinterleaver основана на сдвиговом регистре. Чтобы подавить генерацию логики сброса, установите параметр реализации ResetType to'none'. Когда вы устанавливаете ResetType to'none', сброс не применяется к сдвиговым регистрам.

Когда регистры не полностью загружаются, несоответствия между Simulink^® и сгенерированным кодом происходят для некоторого количества выборок во время начальной фазы. Чтобы избежать побочных ошибок испытательного стенда, определите количество выборок, требуемых заполнять сдвиговые регистры. Установите опцию Ignore output data checking (number of samples) соответственно. (Если вы используете интерфейс командной строки, можно использовать IgnoreDataChecking свойство с этой целью.)

Когда вы выбираете RAM реализация для блока Convolutional Deinterleaver, HDL Coder использует ресурсы RAM вместо сдвиговых регистров.

Свойства блока HDL

ConstrainedOutputPipeline	Количество регистров, чтобы поместить при выходных параметрах путем перемещения существующих задержек в рамках проекта. Распределенная конвейеризация не перераспределяет эти регистры. `Значением по умолчанию является 0`. Для получения дополнительной информации смотрите ConstrainedOutputPipeline (HDL Coder).
InputPipeline	Количество входных настроек канала связи, чтобы вставить в сгенерированный код. Распределенная конвейеризация и ограниченная выходная конвейеризация могут переместить эти регистры. `Значением по умолчанию является 0`. Для получения дополнительной информации смотрите InputPipeline (HDL Coder).
OutputPipeline	Количество выходных настроек канала связи, чтобы вставить в сгенерированный код. Распределенная конвейеризация и ограниченная выходная конвейеризация могут переместить эти регистры. `Значением по умолчанию является 0`. Для получения дополнительной информации смотрите OutputPipeline (HDL Coder).
ResetType	Подавите генерацию логики сброса. Значением по умолчанию является `default`, который генерирует логику сброса. См. также ResetType (HDL Coder).

Ограничения

Когда вы выбираете RAM реализация:

Двойные или один типы данных не поддерживаются ни для одного ввода или вывода сигналы.
Необходимо установить Initial conditions для блока обнулять.
Требуются по крайней мере две строки перемежения.

Представлено до R2006a

Документация

Convolutional Deinterleaver

Библиотека

Описание

Параметры

Примеры

Парный блок

Смотрите также

Ссылки

Расширенные возможности

Генерация кода C/C++
Генерация кода C и C++ с помощью Simulink® Coder™.

Генерация HDL-кода
Сгенерируйте Verilog и код VHDL для FPGA и проекты ASIC с помощью HDL Coder™.

Документация Communications Toolbox

Поддержка

Документация

Convolutional Deinterleaver

Библиотека

Описание

Параметры

Примеры

Парный блок

Смотрите также

Ссылки

Расширенные возможности

Генерация кода C/C++ Генерация кода C и C++ с помощью Simulink® Coder™.

Генерация HDL-кода Сгенерируйте Verilog и код VHDL для FPGA и проекты ASIC с помощью HDL Coder™.

Документация Communications Toolbox

Поддержка

Генерация кода C/C++
Генерация кода C и C++ с помощью Simulink® Coder™.

Генерация HDL-кода
Сгенерируйте Verilog и код VHDL для FPGA и проекты ASIC с помощью HDL Coder™.