Exponenta Banner
exponenta event banner

dlhdl.ProcessorConfig class

Пакет: dlhdl

Сконфигурируйте пользовательский процессор глубокого обучения

расширьте все на странице

Описание

Используйте dlhdl.ProcessorConfig класс, чтобы сконфигурировать пользовательский процессор, который затем передается dlhdl.buildProcessor класс, чтобы сгенерировать пользовательский процессор глубокого обучения.

Создание

dlhdl.ProcessorConfig класс создает пользовательский объект настройки процессора, который можно использовать, чтобы задать параметры процессора. Параметры процессора затем используются dlhdl.buildProcessor класс, чтобы создать и сгенерировать код для вашего пользовательского процессора глубокого обучения.

dlhdl.ProcessorConfig(Name,Value) создает пользовательский объект настройки процессора, с дополнительными опциями, заданными одним или несколькими аргументами значения имени.

Свойства

развернуть все

Свойства уровня системы

Инструмент Synthesis называет в виде вектора символов.

Пример: Xilinx Vivado

Задайте имя серии ИС целевого устройства как вектор символов

Пример: 'Zynq'

Задайте частоту требуемой платы в МГц.

Пример: 220

Задайте имя требуемой платы как вектор символов.

Пример: 'Xilinx Zynq ZC706 evaluation kit'

Задайте имя потока битов, настройка процессора которого должна быть получена как вектор символов.

Пример: 'Передайте поток битов', 'zcu102_single'

Обработка модуля conv Свойства

Этот параметр является количеством параллельных 3х3 потоков ядра свертки, которые являются частью conv модуль в dlhdl.ProcessorConfig объект.

Этот параметр является 3D матричным входным размером изображения представления, ограниченным conv модуль размер BRAM в dlhdl.ProcessorConfig объект.

Этот параметр является 3D матрицей, представляющей размер выходного изображения, ограниченный conv модуль размер BRAM в dlhdl.ProcessorConfig объект.

Этот параметр является положительным целым числом, представляющим максимальный размер элемента ввода и вывода как часть conv модуль в dlhdl.ProcessorConfig объект.

Этот параметр является вектором символов, который представляет тип данных ядра модуля.

Обработка модуля fc Свойства

Этот параметр является количеством параллельных потоков MAC ФК, которые являются частью fc модуль в dlhdl.ProcessorConfig объект.

Этот параметр является беззнаковым целым, представляющим кэш размер BRAM, ограниченный fc модуль размер BRAM в dlhdl.ProcessorConfig объект.

Этот параметр является беззнаковым целым, представляющим кэш размер BRAM, ограниченный fc модуль размер BRAM в dlhdl.ProcessorConfig объект.

Этот параметр является вектором символов, который представляет тип данных ядра модуля.

Обработка модуля adder Свойства

Этот параметр является беззнаковым целым, представляющим кэш размер BRAM, ограниченный adder модуль размер BRAM в dlhdl.ProcessorConfig объект.

Этот параметр является беззнаковым целым, представляющим кэш размер BRAM, ограниченный adder модуль размер BRAM в dlhdl.ProcessorConfig объект.

Этот параметр является вектором символов, который представляет тип данных ядра модуля.

Примеры

Создайте ProcessorConfig Объект

Создайте пользовательскую настройку процессора. Сохраните ProcessorConfig возразите против hPC.

hPC = dlhdl.ProcessorConfig

Результат:

hPC = 

                    Processing Module "conv"
                            ConvThreadNumber: 16
                             InputMemorySize: [227  227    3]
                            OutputMemorySize: [227  227    3]
                            FeatureSizeLimit: 2048
                              KernelDataType: 'single'

                      Processing Module "fc"
                              FCThreadNumber: 4
                             InputMemorySize: 25088
                            OutputMemorySize: 4096
                              KernelDataType: 'single'

                   Processing Module "adder"
                             InputMemorySize: 40
                            OutputMemorySize: 40
                              KernelDataType: 'single'

                     System Level Properties
                              TargetPlatform: 'Xilinx Zynq UltraScale+ MPSoC ZCU102 Evaluation Kit'
                             TargetFrequency: 200
                               SynthesisTool: 'Xilinx Vivado'
                             ReferenceDesign: 'AXI-Stream DDR Memory Access : 3-AXIM'
                     SynthesisToolChipFamily: 'Zynq UltraScale+'
                     SynthesisToolDeviceName: 'xczu9eg-ffvb1156-2-e'
                    SynthesisToolPackageName: ''
                     SynthesisToolSpeedValue: ''

Изменение свойств ProcessorConfig Объект

Измените TargetPlatform, SynthesisTool, и TargetFrequency свойства hPC.

hPC.TargetPlatform = 'Xilinx Zynq ZC706 evaluation kit';
>> hPC.SynthesisTool = 'Xilinx Vivado';
>> hPC.TargetFrequency = 180;
hPC

Результат:

hPC = 

                    Processing Module "conv"
                            ConvThreadNumber: 16
                             InputMemorySize: [227  227    3]
                            OutputMemorySize: [227  227    3]
                            FeatureSizeLimit: 2048
                              KernelDataType: 'single'

                      Processing Module "fc"
                              FCThreadNumber: 4
                             InputMemorySize: 25088
                            OutputMemorySize: 4096
                              KernelDataType: 'single'

                   Processing Module "adder"
                             InputMemorySize: 40
                            OutputMemorySize: 40
                              KernelDataType: 'single'

                     System Level Properties
                              TargetPlatform: 'Xilinx Zynq ZC706 evaluation kit'
                             TargetFrequency: 180
                               SynthesisTool: 'Xilinx Vivado'
                             ReferenceDesign: 'AXI-Stream DDR Memory Access : 3-AXIM'
                     SynthesisToolChipFamily: 'Zynq UltraScale+'
                     SynthesisToolDeviceName: 'xczu9eg-ffvb1156-2-e'
                    SynthesisToolPackageName: ''
                     SynthesisToolSpeedValue: ''

Получите ProcessorConfig объект для zcu102_single поток битов

Получите ProcessorConfig объект для zcu102_single передайте поток битов и храните объект в hPC.

hPC = dlhdl.ProcessorConfig('Bitstream','zcu102_single')

Результат:

hPC = 

                    Processing Module "conv"
                            ConvThreadNumber: 16
                             InputMemorySize: [227  227    3]
                            OutputMemorySize: [227  227    3]
                            FeatureSizeLimit: 2048
                              KernelDataType: 'single'

                      Processing Module "fc"
                              FCThreadNumber: 4
                             InputMemorySize: 25088
                            OutputMemorySize: 4096
                              KernelDataType: 'single'

                   Processing Module "adder"
                             InputMemorySize: 40
                            OutputMemorySize: 40
                              KernelDataType: 'single'

                     System Level Properties
                              TargetPlatform: 'Xilinx Zynq UltraScale+ MPSoC ZCU102 Evaluation Kit'
                             TargetFrequency: 220
                               SynthesisTool: 'Xilinx Vivado'
                             ReferenceDesign: 'AXI-Stream DDR Memory Access : 3-AXIM'
                     SynthesisToolChipFamily: 'Zynq UltraScale+'
                     SynthesisToolDeviceName: 'xczu9eg-ffvb1156-2-e'
                    SynthesisToolPackageName: ''
                     SynthesisToolSpeedValue: ''

Смотрите также

Функции

Темы

Введенный в R2020b

Документация Deep Learning HDL Toolbox

Поддержка