В этом примере показано, как создать, скомпилируйте и разверните dlhdl.Workflow
объект, который имеет рукописный символьный серийный сетевой объект обнаружения при помощи Пакета Поддержки Deep Learning HDL Toolbox™ для FPGA Intel и SoC. Использование MATLAB®, чтобы получить предсказание следует из целевого устройства.
Комплект разработчика Intel Arria™ 10 SoC
Пакет поддержки Deep Learning HDL Toolbox™ для FPGA Intel и SoC
Deep Learning HDL Toolbox™
Deep Learning Toolbox™
Загружать предварительно обученную серийную сеть, которая была обучена на базе данных Modified National Institute Standards of Technology (MNIST), введите:
snet = getDigitsNetwork();
Просмотреть слои предварительно обученной серийной сети, введите:
analyzeNetwork(snet)
Создайте целевой объект, который имеет пользовательское имя для вашего целевого устройства и интерфейса, чтобы соединить ваше целевое устройство к хосту - компьютеру. Интерфейсные опции являются JTAG и Ethernet. Чтобы использовать JTAG, установите Intel™ Quartus™ Standard Edition 18.1 Прайма. Создайте путь к своему установленному Intel исполняемый файл Куарта Прайма, если это уже не настраивается. Например, чтобы установить toolpath, введите:
% hdlsetuptoolpath('ToolName', 'Altera Quartus II','ToolPath', 'C:\altera\18.1\quartus\bin64');
hTarget = dlhdl.Target('Intel')
hTarget = Target with properties: Vendor: 'Intel' Interface: JTAG
Создайте объект dlhdl.Workflow
класс. Когда вы создаете объект, задаете сеть и имя потока битов. Укажите, что сохраненное предварительно обучило нейронную сеть MNIST, snet, как сеть. Убедитесь, что имя потока битов совпадает с типом данных и платой FPGA, для которой вы предназначаетесь. В этом примере целевая плата FPGA является платой SOC Intel Arria 10, и поток битов использует один тип данных.
hW = dlhdl.Workflow('network', snet, 'Bitstream', 'arria10soc_single','Target',hTarget)
hW = Workflow with properties: Network: [1×1 SeriesNetwork] Bitstream: 'arria10soc_single' ProcessorConfig: [] Target: [1×1 dlhdl.Target]
Чтобы скомпилировать сеть серии MNIST, запустите функцию компиляции dlhdl.Workflow
объект.
dn = hW.compile;
### Optimizing series network: Fused 'nnet.cnn.layer.BatchNormalizationLayer' into 'nnet.cnn.layer.Convolution2DLayer' offset_name offset_address allocated_space _______________________ ______________ ________________ "InputDataOffset" "0x00000000" "4.0 MB" "OutputResultOffset" "0x00400000" "4.0 MB" "SystemBufferOffset" "0x00800000" "28.0 MB" "InstructionDataOffset" "0x02400000" "4.0 MB" "ConvWeightDataOffset" "0x02800000" "4.0 MB" "FCWeightDataOffset" "0x02c00000" "4.0 MB" "EndOffset" "0x03000000" "Total: 48.0 MB"
Чтобы развернуть сеть на оборудовании Intel Arria 10 SoC, запустите развернуть функцию dlhdl.Workflow
объект. Эта функция использует выход функции компиляции, чтобы программировать плату FPGA при помощи файла программирования. Это также загружает сетевые веса и смещения. Развернуть функция начинает программировать устройство FPGA, сообщения о ходе выполнения отображений, и время, которое требуется, чтобы развернуть сеть.
hW.deploy
### FPGA bitstream programming has been skipped as the same bitstream is already loaded on the target FPGA. ### Loading weights to FC Processor. ### FC Weights loaded. Current time is 28-Jun-2020 13:45:47
Чтобы загрузить изображение в качестве примера, выполните предсказать функцию dlhdl.Workflow
объект, и затем отображает результат FPGA, введите:
inputImg = imread('five_28x28.pgm');
imshow(inputImg);
Запустите предсказание с профилем 'on', чтобы видеть результаты пропускной способности и задержка.
[prediction, speed] = hW.predict(single(inputImg),'Profile','on');
### Finished writing input activations. ### Running single input activations. Deep Learning Processor Profiler Performance Results LastLayerLatency(cycles) LastLayerLatency(seconds) FramesNum Total Latency Frames/s ------------- ------------- --------- --------- --------- Network 49243 0.00033 1 49807 3011.6 conv_module 25983 0.00017 conv_1 6813 0.00005 maxpool_1 4705 0.00003 conv_2 5205 0.00003 maxpool_2 3839 0.00003 conv_3 5481 0.00004 fc_module 23260 0.00016 fc 23260 0.00016 * The clock frequency of the DL processor is: 150MHz
[val, idx] = max(prediction);
fprintf('The prediction result is %d\n', idx-1);
The prediction result is 5