HDL Coder™ обеспечивает дополнительные параметры конфигурации, которые влияют на реализацию HDL и синтезируемую логику.
HDL-код для блока Sample and Hold сгенерирован как Triggered Subsystem. Подобные ограничения применяются к обоим блокам. Смотрите Используя Триггируемые подсистемы для генерации HDL-кода (HDL Coder).
Лучшые практикиПри использовании блока Sample and Hold в моделях, предназначенных для генерации HDL-кода, рассмотрите следующее:
Для результатов синтеза совпадать с результатами Simulink®, управляйте триггерным портом с зарегистрированной логикой (с синхронными часами) на FPGA.
Это - хорошая практика, чтобы поместить единичную задержку на выходной сигнал. Выполнение так препятствует тому, чтобы генератор кода вставил дополнительные обходные регистры в HDL-код.
Использование триггируемых подсистем, таких как блок Sample and Hold, может влиять на результаты синтеза следующими способами:
В некоторых случаях скорость системных часов может понизиться небольшим процентом.
Сгенерированный код использует больше ресурсов, масштабирующихся с количеством экземпляров триггируемой подсистемы.
ОграниченияБлок Sample and Hold должен ответить следующим условиям:
DUT (i.e., подсистема верхнего уровня, для которой сгенерирован код) не должен быть блок Sample и Hold.
Триггерный сигнал должен быть скаляром.
Типом данных триггерного сигнала должен быть любой boolean или ufix1.
Выход блока Sample and Hold должен иметь начальное значение 0.
Вход, выход и триггерный сигнал блока Sample and Hold должны запуститься на том же уровне. Если одним из входа или триггерных сигналов является выход блока Signal Builder, смотрите Используя блок Signal Builder (HDL Coder) для того, как совпадать с уровнями.
). Блок затем содержит выход в полученном входном значении, пока следующее инициирующее событие не происходит.
