Real Reciprocal HDL Optimized

Вычислите обратную величину и сгенерируйте оптимизированный HDL-код

расширьте все на странице

Библиотека:
Поддержка HDL Fixed-Point Designer / Математические операции

Описание

Блок Real Reciprocal HDL Optimized вычисляет 1/u, где u является действительным скаляром.

Ограничения

Переопределение типа данных не поддерживается для блока Real Reciprocal HDL Optimized.

Порты

Входной параметр

развернуть все

`u` — Значение, чтобы взять обратную величину
действительный скаляр

Значение, чтобы взять обратную величину в виде действительного скаляра.

Типы данных: single | double | fixed point

`validIn` — Допустимо ли введенный
`Boolean` скаляр

Допустимо ли введенный в виде булева скаляра. Этот управляющий сигнал указывает, когда данные из входного порта u допустимы. Когда этим значением является 1 TRUE), блок получает значение во входном порту u. Когда этим значением является 0 ложь), блок игнорирует входные выборки.

Типы данных: Boolean

Вывод

развернуть все

`y` — Обратная величина
действительный скаляр

Обратная величина, возвращенная как действительный скаляр с типом данных, заданным параметром Output datatype.

Типы данных: single | double | fixed point

`validOut` — Допустимы ли выходные данные
`Boolean` скаляр

Допустимы ли выходные данные, возвращенные как булев скаляр. Когда значением этого управляющего сигнала является 1 TRUE), блок успешно вычислил выход в порте y. Когда этим значением является 0 ложь), выходные данные не допустимо.

Типы данных: Boolean

Параметры

развернуть все

`Output datatype` — Тип данных выхода
`fixdt(1,18,10)` (значение по умолчанию) | `single` | `fixdt(1,16,0)` | `<data type expression>`

Тип данных выхода y в виде fixdt(1,18,10)единственный, fixdt(1,16,0), или как заданное пользователями выражение типа данных. Тип может быть задан непосредственно или описан как объект типа данных, такой как Simulink.NumericType.

Программируемое использование

Параметры блоков: OutputType

Ввод: символьный вектор

Значения: 'fixdt(1,18,10)' | 'single' | 'fixdt(1,16,0)' | '<data type expression>'

Значение по умолчанию: 'fixdt(1,18,10)'

Примеры модели

Implement Hardware-Efficient Real Divide HDL Optimized

Реализуйте эффективный оборудованием действительный оптимизированный HDL деления

Как использовать блок Real Divide HDL Optimized.

Алгоритмы

Для входа u фиксированной точки блок Real Reciprocal HDL Optimized переносится на переполнении для деления на нуль. Поведение для деления на нуль фиксированной точки получено в итоге в приведенной ниже таблице.

Перенесите переполнение	Насыщайте переполнение
0/0 = 0	0/0 = 0
1/0 = 0	1/0 = верхняя граница
-1/0 = 0	- 1/0 = нижняя граница

Для входных параметров с плавающей точкой блок Real Reciprocal HDL Optimized следует за IEEE^® Standard 754.

Расширенные возможности

Генерация кода C/C++
Генерация кода C и C++ с помощью Simulink® Coder™.

Представление наклонного смещения не поддерживается для типов данных с фиксированной точкой.

Генерация HDL-кода
Сгенерируйте Verilog и код VHDL для FPGA и проекты ASIC с помощью HDL Coder™.

Ограничения

Типы данных с фиксированной точкой поддержек только.

Преобразование фиксированной точки
Спроектируйте и симулируйте системы фиксированной точки с помощью Fixed-Point Designer™.

Представление наклонного смещения не поддерживается для типов данных с фиксированной точкой.

Введенный в R2021a

Документация

Real Reciprocal HDL Optimized

Описание

Ограничения

Порты

Входной параметр

`u` — Значение, чтобы взять обратную величину
действительный скаляр

`validIn` — Допустимо ли введенный
`Boolean` скаляр

Вывод

`y` — Обратная величина
действительный скаляр

`validOut` — Допустимы ли выходные данные
`Boolean` скаляр

Параметры

`Output datatype` — Тип данных выхода
`fixdt(1,18,10)` (значение по умолчанию) | `single` | `fixdt(1,16,0)` | `<data type expression>`

Программируемое использование

Примеры модели

Реализуйте эффективный оборудованием действительный оптимизированный HDL деления

Алгоритмы

Расширенные возможности

Генерация кода C/C++
Генерация кода C и C++ с помощью Simulink® Coder™.

Генерация HDL-кода
Сгенерируйте Verilog и код VHDL для FPGA и проекты ASIC с помощью HDL Coder™.

Преобразование фиксированной точки
Спроектируйте и симулируйте системы фиксированной точки с помощью Fixed-Point Designer™.

Смотрите также

Документация Fixed-Point Designer

Поддержка

Документация

Real Reciprocal HDL Optimized

Описание

Ограничения

Порты

Входной параметр

u — Значение, чтобы взять обратную величину действительный скаляр

validIn — Допустимо ли введенный Boolean скаляр

Вывод

y — Обратная величина действительный скаляр

validOut — Допустимы ли выходные данные Boolean скаляр

Параметры

Output datatype — Тип данных выхода fixdt(1,18,10) (значение по умолчанию) | single | fixdt(1,16,0) | <data type expression>

Программируемое использование

Примеры модели

Реализуйте эффективный оборудованием действительный оптимизированный HDL деления

Алгоритмы

Расширенные возможности

Генерация кода C/C++ Генерация кода C и C++ с помощью Simulink® Coder™.

Генерация HDL-кода Сгенерируйте Verilog и код VHDL для FPGA и проекты ASIC с помощью HDL Coder™.

Преобразование фиксированной точки Спроектируйте и симулируйте системы фиксированной точки с помощью Fixed-Point Designer™.

Смотрите также

Документация Fixed-Point Designer

Поддержка

`u` — Значение, чтобы взять обратную величину
действительный скаляр

`validIn` — Допустимо ли введенный
`Boolean` скаляр

`y` — Обратная величина
действительный скаляр

`validOut` — Допустимы ли выходные данные
`Boolean` скаляр

`Output datatype` — Тип данных выхода
`fixdt(1,18,10)` (значение по умолчанию) | `single` | `fixdt(1,16,0)` | `<data type expression>`

Генерация кода C/C++
Генерация кода C и C++ с помощью Simulink® Coder™.

Генерация HDL-кода
Сгенерируйте Verilog и код VHDL для FPGA и проекты ASIC с помощью HDL Coder™.

Преобразование фиксированной точки
Спроектируйте и симулируйте системы фиксированной точки с помощью Fixed-Point Designer™.