Bit Shift

Логический или арифметический сдвиг входного сигнала

Библиотека

HDL Coder / Логика и Битовые операции

Описание

Блок Bit Shift выполняет логический или арифметический сдвиг на входном сигнале.

Этот блок отличается от блока Shift Arithmetic в терминах поведения генерации HDL-кода и симуляции. Блок Bit Concat может выполнить логическую перемену числа со знаком, не имея необходимость выполнять операцию reinterpretcast. Этот блок использует MATLAB Function основанная на блоке реализация и может быть медленнее в операции.

Блок Shift Arithmetic переключает биты или двоичную точку входного номера. Этот блок имеет дополнительные опции блока для генерации HDL-кода по сравнению с блоком Bit Concat. Когда это необходимо, чтобы выполнить переменную операцию сдвига, используйте блок Shift Arithmetic вместо блока Bit Concat. Если у вас есть число со знаком, как введено, блок выполняет расширение знака номера. Блок Shift Arithmetic требует использующих дополнительных блоков Data Type Conversion, которые имеют Stored Integer (SI) опция выбрана.

Параметры

Shift Mode

Значение по умолчанию: Shift Left Logical

Задает тип и направление сдвига:

Shift Left Logical (значение по умолчанию)
Shift Right Logical
Shift Right Arithmetic

Shift Length

Задает количество битов, чтобы быть смещенными. Задайте значение, больше, чем или равный нулю. Значением по умолчанию является 0.

Порты

Блок имеет следующие порты:

Входной параметр

Поддерживаемые типы данных: фиксированная точка, целое число (подписанный или без знака), булевская переменная
Минимальная битная ширина: 2
Максимальная битная ширина: 128

Вывод

Имеет совпадающий тип данных и битную ширину как входной сигнал.

Расширенные возможности

Генерация кода C/C++
Генерация кода C и C++ с помощью Simulink® Coder™.

Генерация HDL-кода
Сгенерируйте Verilog и код VHDL для FPGA и проекты ASIC с помощью HDL Coder™.

HDL Coder™ обеспечивает дополнительные параметры конфигурации, которые влияют на реализацию HDL и синтезируемую логику.

Архитектура HDL

Этот блок имеет одну, архитектуру HDL по умолчанию.

Свойства блока HDL

Общий
ConstrainedOutputPipeline	Количество регистров, чтобы поместить при выходных параметрах путем перемещения существующих задержек в рамках проекта. Распределенная конвейеризация не перераспределяет эти регистры. `Значением по умолчанию является 0`. Для получения дополнительной информации смотрите ConstrainedOutputPipeline.
InputPipeline	Количество входных настроек канала связи, чтобы вставить в сгенерированный код. Распределенная конвейеризация и ограниченная выходная конвейеризация могут переместить эти регистры. `Значением по умолчанию является 0`. Для получения дополнительной информации смотрите InputPipeline.
OutputPipeline	Количество выходных настроек канала связи, чтобы вставить в сгенерированный код. Распределенная конвейеризация и ограниченная выходная конвейеризация могут переместить эти регистры. `Значением по умолчанию является 0`. Для получения дополнительной информации смотрите OutputPipeline.

Смотрите также

Блоки

Bit Concat | Bit Reduce | Bit Rotate | Bit Slice

Введенный в R2014a

Документация HDL Coder

Поддержка

Памятка переводчика

1. Если смысл перевода понятен, то лучше оставьте как есть и не придирайтесь к словам, синонимам и тому подобному. О вкусах не спорим.

2. Не дополняйте перевод комментариями “от себя”. В исправлении не должно появляться дополнительных смыслов и комментариев, отсутствующих в оригинале. Такие правки не получится интегрировать в алгоритме автоматического перевода.

3. Сохраняйте структуру оригинального текста - например, не разбивайте одно предложение на два.

4. Не имеет смысла однотипное исправление перевода какого-то термина во всех предложениях. Исправляйте только в одном месте. Когда Вашу правку одобрят, это исправление будет алгоритмически распространено и на другие части документации.

5. По иным вопросам, например если надо исправить заблокированное для перевода слово, обратитесь к редакторам через форму технической поддержки.

Документация