Unit Delay Resettable Synchronous
Сигнал задержки входа к одному периоду расчета, когда внешний сигнал Сброса является ложным
- Библиотека:
HDL Coder / Дискретный
Описание
Блок Unit Delay Resettable Synchronous задерживает входной сигнал u к одному периоду расчета, когда внешний сигнал Сброса является ложным. Когда сигнал Сброса верен, и выходной сигнал состояния принимают значение the Initial condition параметра. Сигнал Сброса верен, когда R не является нулем и ложью, когда R является нулем.
Реализация блока Unit Delay Resettable Synchronous состоит из Synchronous Subsystem, который содержит блок Resettable Delay с Delay length одного и блок State Control в Synchronous режим. Когда вы используете этот блок в своей модели и установили HDL Coder™, ваша модель генерирует более чистый HDL-код и использует меньше аппаратных ресурсов из-за Synchronous поведение блока State Control.
Ограничения
Блок не поддерживает векторные входные параметры на порте Reset.
Вы не можете использовать блок в Enabled Subsystem, Triggered Subsystem или блоках Resettable Subsystem то использование
Classicсемантика. Подсистема должна использоватьSynchronousсемантика.