В этом разделе описывается установить свойства в makehdl или makehdltb функции, чтобы включить или отключить генерацию скриптов и настроить имена и содержимое сгенерированных файлов скрипта.
EDAScriptGeneration свойство управляет генерацией файлов скрипта. По умолчанию, EDAScriptGeneration набор on. Чтобы отключить генерацию скриптов, установите EDAScriptGeneration к off, как в следующем примере.
makehdl('sfir_fixed/symmetric_fir,'EDAScriptGeneration','off')
Когда вы генерируете HDL-код, HDL Coder™ добавляет постфиксную строку к модели, или подсистема называют system на сгенерированное имя скрипта.
Когда вы генерируете код испытательного стенда, HDL Coder добавляет постфиксную строку к имени испытательного стенда testbench_tb.
Постфиксная строка зависит от типа скрипта (компиляция, симуляция или синтез) быть сгенерированным. Постфиксные строки по умолчанию показывают в следующей таблице. Для каждого типа скрипта можно задать собственный постфикс с помощью связанного свойства.
| Тип скрипта | Свойство | Значение по умолчанию |
|---|---|---|
| Компиляция | HDLCompileFilePostfix | _compile.do |
| Симуляция | HDLSimFilePostfix | _sim.do |
| Синтез | HDLSynthFilePostfix | Зависит от выбранного инструмента синтеза. Смотрите Выбирают инструмент синтеза. |
Следующая команда генерирует код VHDL® для подсистемы system, определение пользовательского постфикса для скрипта компиляции. Именем сгенерированного скрипта компиляции будет system_test_compilation.do.
makehdl('mymodel/system', 'HDLCompileFilePostfix', '_test_compilation.do')Используя имя свойства / пары значения свойства, полученные в итоге в следующей таблице, можно передать на имена настраиваемого формата как векторы символов к makehdl или makehdltb. Свойства называют согласно следующим соглашениям:
Свойства, которые применяются к инициализации (Init) фаза идентифицирована Init вектор символов на имя свойства.
Свойства, которые применяются к фазе команды на файл (Cmd) идентифицированы Cmd вектор символов на имя свойства.
Свойства, которые применяются к завершению (Term) фаза идентифицирована Term вектор символов на имя свойства.
| Имя свойства и значение по умолчанию | Описание |
|---|---|
Имя: Default: | Имя формата передало fprintf записать Init раздел скрипта компиляции. Неявный аргумент является содержимым VHDLLibraryName свойство, который значения по умолчанию to'work'. Можно заменить Init по умолчанию'vlib work\n') путем изменения значения VHDLLibraryName. |
Имя: Значение по умолчанию: | Имя формата передало fprintf записать Cmd раздел скрипта компиляции для файлов VHDL. Два неявных аргумента являются содержимым SimulatorFlags свойство и имя файла текущей сущности или модуля. Чтобы не использовать флаги, установите SimulatorFlags к '' (значение по умолчанию). |
Имя: Значение по умолчанию: | Имя формата передало fprintf записать Cmd раздел скрипта компиляции для файлов Verilog®. Два неявных аргумента являются содержимым SimulatorFlags свойство и имя файла текущей сущности или модуля. Чтобы не использовать флаги, установите SimulatorFlags к '' (значение по умолчанию). |
Name: Default: | Имя формата передало fprintf записать фрагмент завершения скрипта компиляции. |
Имя: Значение по умолчанию: ['onbreak resume\n',... 'onerror resume\n'] | Имя формата передало fprintf записать раздел инициализации скрипта симуляции. |
Имя: Значение по умолчанию: | Имя формата передало Если ваш выходной язык является VHDL, первый неявный аргумент является значением Второй неявный аргумент является модулем верхнего уровня или именем сущности. |
Имя: Значение по умолчанию: | Имя формата передало fprintf записать команду просмотра формы волны скрипта симуляции. Неявный аргумент добавляет пути прохождения сигнала для входа верхнего уровня DUT, выхода и выходных опорных сигналов. |
Имя: Значение по умолчанию: | Имя формата передало |
Имя: | Имя формата передало |
Имя: | Имя формата передало |
Имя: | Имя формата передало |
Следующий пример задает пользовательское имя библиотеки VHDL для скрипта компиляции Mentor Graphics® ModelSim® для кода, сгенерированного от подсистемы, system.
makehdl(system, 'VHDLLibraryName', 'mydesignlib')
Результирующий скрипт, system_compile.do:
vlib mydesignlib vcom system.vhd
Следующий пример указывает, что HDL Coder генерирует файл синтеза Xilinx® ISE для подсистемы sfir_fixed/symmetric_fir.
makehdl('sfir_fixed/symmetric_fir','HDLSynthTool', 'ISE')
Следующий листинг показывает результирующий скрипт, symmetric_fir_ise.tcl.
set src_dir "./hdlsrc" set prj_dir "synprj" file mkdir ../$prj_dir cd ../$prj_dir project new symmetric_fir.ise xfile add ../$src_dir/symmetric_fir.vhd project set family Virtex4 project set device xc4vsx35 project set package ff668 project set speed -10 process run "Synthesize - XST"