Эта страница описывает параметры, которые находятся во вкладке HDL Code Generation> Global Settings> Ports диалогового окна Configuration Parameters.
Эта установка является параметром во вкладке HDL Code Generation> Global Settings> Ports диалогового окна Configuration Parameters.
Значение по умолчанию: Off
On Для триггируемых подсистем используйте триггерный входной сигнал в качестве часов в сгенерированном HDL-коде. Убедитесь, что установка Clock edge в диалоговом окне Configuration Parameters совпадает с Trigger type блока Trigger в триггируемой подсистеме.
OffДля триггируемых подсистем не используйте триггерный входной сигнал в качестве часов в сгенерированном HDL-коде.
Свойство:
TriggerAsClock |
| Ввод: символьный вектор |
Значение:
'on' | 'off' |
Значение по умолчанию:
'off' |
Чтобы установить это свойство, использовать hdlset_param или makehdl. Чтобы просмотреть значение свойства, использовать hdlget_param.
Например, чтобы сгенерировать HDL-код, который использует триггерный сигнал в качестве часов для триггируемых подсистем в sfir_fixed/symmetric_fir Подсистема DUT, используйте любой из этих методов:
Передайте свойство в качестве аргумента к makehdl функция.
makehdl ('sfir_fixed/symmetric_sfir','TriggerAsClock','on')
Когда вы используете hdlset_param, можно установить параметр на модели и затем сгенерировать использование HDL-кода makehdl.
hdlset_param('sfir_fixed','TriggerAsClock','on') makehdl('sfir_fixed/symmetric_fir')
Позвольте этой установке создать выходные порты DUT для сигналов тестовой точки в сгенерированном HDL-коде.
Значение по умолчанию: Off
On Когда вы включаете эту установку, генератор кода создает выходные порты DUT для сигналов тестовой точки в сгенерированном HDL-коде. Можно наблюдать сигналы тестовой точки и отладить проект путем соединения блока Scope с выходными портами, соответствующими этим сигналам.
OffКогда вы отключаете эту установку, генератор кода сохраняет сигналы тестовой точки и не создает выходные порты DUT в сгенерированном HDL-коде.
Примечание
Генератор кода игнорирует эту установку, когда вы определяете тестовые точки для состояний в Stateflow® Chart.
Свойство:
EnableTestpoints |
| Ввод: символьный вектор |
Значение:
'on' | 'off' |
Значение по умолчанию:
'off' |
Чтобы установить это свойство, использовать hdlset_param или makehdl. Чтобы просмотреть значение свойства, использовать hdlget_param.
Например, после того, как вы определяете сигналы как контрольные точки для sfir_fixed/symmetric_fir Подсистема DUT, чтобы сгенерировать выходные порты DUT в HDL-коде, использует любой из этих методов:
Передайте свойство в качестве аргумента к makehdl функция.
makehdl ('sfir_fixed/symmetric_sfir','EnableTestpoints','on')
Когда вы используете hdlset_param, можно установить параметр на модели и затем сгенерировать использование HDL-кода makehdl.
hdlset_param('sfir_fixed','EnableTestpoints','on')
makehdl('sfir_fixed/symmetric_fir')
Сгладьте векторные порты в структуру скалярных портов в коде VHDL®.
Значение по умолчанию: Off
OnПри генерации кода для векторного порта сгенерируйте структуру скалярных портов.
OffПри генерации кода для векторного порта сгенерируйте определение типа и объявление порта для векторного порта.
dutlevelПри генерации кода для векторного порта сгенерируйте структуру скалярных портов для векторных портов, которые являются только на уровне DUT. Подсистема DUT не должна быть в верхнем уровне вашей модели.
Эта опция включена, когда выходной язык (заданный опцией Language ) является VHDL.
Свойство:
ScalarizePorts |
| Ввод: символьный вектор |
Значение:
'on' | 'off' | 'dutlevel' |
Значение по умолчанию:
'off' |
Чтобы установить это свойство, использовать hdlset_param или makehdl. Чтобы просмотреть значение свойства, использовать hdlget_param.