Filter Design HDL Coder™ генерирует синтезируемый, портативный VHDL® и код Verilog® для того, чтобы реализовать фильтры фиксированной точки, спроектированные с MATLAB® на FPGAs или ASICs. Это автоматически создает испытательные стенды VHDL и Verilog для симуляции, тестирования и проверки сгенерированного кода.
Спроектируйте основной квантованный КИХ-фильтр дискретного времени, сгенерируйте код VHDL для фильтра и проверьте код VHDL со сгенерированным испытательным стендом.
Спроектируйте оптимизированный КИХ-фильтр, сгенерируйте код Verilog для фильтра и проверьте код Verilog со сгенерированным испытательным стендом.
Спроектируйте БИХ-фильтр, сгенерируйте код VHDL для фильтра и проверьте код VHDL со сгенерированным испытательным стендом.
Обзор основанной на создании фильтра генерации HDL-кода.