HDL-код сгенерирован или в VHDL или в Verilog. Язык, который вы выбираете для генерации кода, называется выходным языком. По умолчанию выходной язык является VHDL. Если вы сохраняете установку VHDL, опции диалогового окна Generate HDL, которые характерны для Verilog, отключены и не можно выбрать.
Если вы требуете или предпочитаете генерировать код Verilog, выберите Verilog для опции Language в панели Target диалогового окна Generate HDL. Эта установка заставляет кодер включать опции, которые характерны для Verilog и отобразить серым и отключить опции, которые характерны для VHDL.
Альтернатива командной строки: используйте generatehdl функция с TargetLanguage свойство установить язык на VHDL или Verilog.
