FPGA-in-the-Loop Wizard

Сгенерируйте FPGA в блоке (FIL) цикла или Системном объекте из существующих файлов HDL

Описание

FPGA в цикле (FIL) позволяет вам запустить Simulink® или симуляцию MATLAB®, которая синхронизируется с проектом HDL, работающим на Xilinx®, Microsemi® или плате Altera® FPGA.

Эта ссылка между средством моделирования и платой позволяет:

  • Проверьте реализации HDL непосредственно по алгоритмам в Simulink или MATLAB.

  • Примените данные и сценарии тестирования от Simulink или MATLAB к проекту HDL на FPGA.

  • Интегрируйте существующий HDL-код с разрабатываемыми моделями в Simulink или MATLAB.

Откройте приложение FPGA-in-the-Loop Wizard

  • Панель инструментов Simulink: Во вкладке Apps, под Verification, Validation and Test, кликают по значку FIL Wizard.

  • Командная строка MATLAB: Войти filWizard. Вы обеспечиваете HDL-код и всю сопутствующую информацию для создания блока FIL для симуляции с устройством FPGA.

Программируемое использование

развернуть все

filWizard(filename) повторно запускает Мастер FIL с помощью конфигурационного файла от предыдущего сеанса. В конце каждого сеанса Мастера FIL инструмент сохраняет MAT-файл, который содержит информацию о сеансе. Можно использовать этот MAT-файл, чтобы восстановить сеанс позже.

Представленный в R2012b
Для просмотра документации необходимо авторизоваться на сайте